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Cadence數位流程優化3nm設計 獲頒台積電OIP客戶首選獎 (2021.03.10)
電子設計商益華電腦(Cadence Design Systems, Inc.)宣布，Cadence以論文題目「台積電3奈米設計架構之優化數位設計、實現及簽核流程」，榮獲台積電開放創新平台(OIP)生態系統論壇頒發的客戶首選獎(Customers' Choice Awards)．該論文由Cadence數位及簽核事業部研發副總裁羅宇鋒(Yufeng Luo)發表於2020年台積電北美OIP生態系統論壇 |
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工具機次世代工法有賴跨域相通 (2021.03.09)
工具機廠商多半將市場出海口置於歐洲、中國大陸、美國等地，難免鞭長莫及。反觀當前炙手可熱的半導體護國神山，則盼立足從兩兆雙星年代奠定的基礎登高望遠，有機 |
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台灣半導體業者全力備戰未來的人才爭奪戰 (2021.03.04)
面對這一波半導體新浪潮，台灣正經歷硬體轉型軟體的過度陣痛期，如何尋求相關人才，成為刻不容緩的問題。然而，留住人才的第一步，得先決定產業方向。 |
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儲備南部科技新血 HPE參與台積電和成大的雲端AI跨域學程 (2021.02.22)
Hewlett Packard Enterprise (HPE)今天宣布獲邀參與台積電和成功大學管理學院共同規畫的「雲端大數據基礎建設之實務」課程。HPE將以其世界級資訊技術的優勢，與台積電邀請的其他資訊大廠 |
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TrendForce： Intel 釋單台積電代工CPU將在下半年量產 (2021.01.13)
TrendForce旗下半導體研究處表示，英特爾（Intel）目前在非CPU類的IC製造約有15~20%委外代工，主要在台積電（TSMC）與聯電（UMC）投片。2021年正著手將Core i3 CPU的產品釋單台積電的5nm，預計下半年開始量產；此外，中長期也規劃將中高階CPU委外代工，預計會在2022年下半年開始於台積電量產3nm的相關產品 |
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2021年全球半導體元件市場分析與展望 (2021.01.06)
3nm的研發投資將在2021年開始，再加上以10nm、7nm、5nm的生產線設備投資規模，預計2021年半導體資本支出將超過2020年10%以上。 |
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打造更美好的人工智慧晶片 (2020.11.13)
由於7奈米及更先進製程愈趨複雜昂貴，正採用不同方法來提高效能，亦即降低工作電壓並使用新IP區塊來強化12奈米節點，而這些改變對於AI加速器特別有效。 |
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Cadence GDDR6 IP產品獲台積電N6製程認證 (2020.10.12)
電子設計大廠益華電腦(Cadence Design Systems, Inc.)宣佈，其GDDR6 IP獲得台積電6奈米製程(N6)矽認證，可立即用於N6、N7與還有即將到來的N5製程技術。GDDR6 IP由Cadence PHY和控制器設計IP與驗證IP(VIP)所組成，目標針對超高頻寬的記憶體應用，包括超大型運算、汽車、5G通訊及消費性電子，特別有關於人工智慧／機器學習(AI／ML)晶片中的記憶體介面 |
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Cadence IC封裝參考流程 獲得台積電最新先進封裝技術認證 (2020.09.16)
益華電腦(Cadence Design Systems)宣佈，Cadence工具取得台積電最新 InFO 與CoWoS先進封裝解決方案認證，即以RDL為基礎的整合扇出型封裝InFO-R，與採用矽晶中介層(Silicon Interposer)封裝技術的CoWoS-S |
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Mentor通過台積電最新3奈米製程技術認證 (2020.09.11)
Mentor，a Siemens business近期宣佈旗下多項產品線和工具已獲得台積電（TSMC）最新的3奈米（N3）製程技術認證。
台積電設計建構管理處資深處長Suk Lee表示：「此次認證進一步突顯了Mentor為雙方共同客戶以及台積電生態系統所創造的價值 |
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【影片】新聞十日談＃3｜台積電的4奈米和3D IC (2020.09.10)
作為全球半導體製造技術先鋒，台積電積極部署先進製程的發展藍圖，先前更於其法說會宣布4nm製程N4與3D IC堆疊技術3D Fabric的資訊，大大彰顯其欲進一步推進市場主導地位的決心與行動力 |
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Ansys多物理場解決方案 通過台積電3D IC封裝技術認證 (2020.08.31)
Ansys先進半導體設計解決方案通過台積電（TSMC）高速CoWoS-S （CoWoS with silicon interposer）和InFO-R（InFO with RDL interconnect）先進封裝技術認證。這讓客戶針對整套整合2.5D和3D晶片系統，簽核耗電、訊號完整性和分析熱效應衝擊，確認其可靠度 |
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為什麼台積的4奈米和3D IC整合服務是亮點？ (2020.08.30)
受到新冠肺炎（COVID-19）疫情的影響，台積（TSMC）技術論壇和開放創新平台（Open Innovation Platform）生態系統論壇，今年也首次轉為線上的形式。雖說是開放創新，其實台積的論壇都是屬於半封閉式，是必須要有邀情函才能夠註冊參加 |
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Ansys多物理場解決方案 通過台積電3奈米製程技術認證 (2020.08.26)
Ansys宣布，其先進多物理場簽核（signoff）工具通過台積電（TSMC）最先進3奈米（nm） 製程技術認證。此舉將滿足雙方共同客戶對人工智慧/機器學習 （AI/ML）、5G、高效能運算 （HPC）、網路和自駕車晶片的重要耗電、熱和可靠度需求 |
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台積線上技術論壇亮點：4奈米與3D IC系統整合服務 (2020.08.25)
因應新冠肺炎（COVID-19）影響，台積公司（TSMC）今年首度舉辦線上的技術論壇和開放創新平台(Open Innovation Platform, OIP)生態系統論壇。會中除了提及5奈米與3奈米的技術時程外，也披露了最新的4奈米技術，預計在2022年量產；此外，台積也首度發表3DFabric系統整合服務，為整合SoIC、CoWoS和InFO技術的完整3D IC代工服務 |
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M31完成開發台積電22nm的完整實體IP方案 (2020.07.24)
矽智財供應商?星科技(M31 Technology)宣布，已在台積電22奈米製程平台開發完整的實體IP，此技術平台包括超低功耗Ultra-Low Power(22ULP)及超低漏電Ultra-Low Leakage(22ULL)方案，提供客戶SoC設計所需的各式基礎元件、記憶體、高速介面和類比電路等IP |
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EDA雲端化一舉解決IC設計痛點 (2020.07.03)
今年六月，EDA龍頭廠商Cadence和Synopsys更同時宣布與台積電、微軟策略合作，採用微軟Azure雲端平台以加速IC設計流程的合作計畫，顯見EDA已正式進入雲端化時代。 |
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Cadence與台積電、微軟合作 以雲端運算縮減IC設計簽核時程 (2020.06.17)
益華電腦(Cadence Design Systems, Inc.)宣佈與台積電及微軟三方合作之成果。該合作的重點是利用雲端基礎架構來縮短半導體設計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平台，採用台積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑 |
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三大規範指標 讓節能省電變成企業競爭力 (2020.06.15)
對於商業公司來說，節能減碳已經不能再是一個口號，更不是一個主觀的目標，它已經是客觀的指標，並且有明確的實施規範。 |
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恩智浦新一代高效能汽車平台 採用台積電5奈米製程 (2020.06.12)
恩智浦半導體（NXP Semiconductors N.V.）和台灣積體電路製造股份有限公司（TSMC）今(12)日宣布合作協議，恩智浦新一代高效能汽車平台將採用台積公司5奈米製程。此項合作結合恩智浦的汽車設計專業與台積公司領先業界的5奈米製程，進一步驅動汽車轉化為道路上的強大運算系統 |
