 |
科林研發推出先進邏輯元件用的介電質原子層蝕刻功能 (2016.09.07)
先進半導體設備製造商科林研發公司(Lam Research Corp.)宣佈，已在其Flex介電質蝕刻系統中增加了原子層蝕刻(ALE)功能，以擴展ALE技術的產品組合。運用科林研發的先進混合模式脈衝 (AMMP)技術，新的ALE製程展現出原子級的控制能力，可克服邏輯元件微縮至10奈米以下時面對的重要挑戰 |
|
Manz一站到位製程開創無限潛力 (2015.08.18)
隨著市場對於高畫質顯示器的需求持續攀升，以及可撓式曲面面板也成為市場關注的焦點，Manz(亞智科技) 以不斷創新的技術，如真空鍍膜、化學溼製程及雷射技術，打造客製化且高效率的設備，Manz顯示器事業群副總經理趙徐中表示，Manz提供一站到位的生產製造解決方案，以符合當前的市場和消費者需求 |
 |
矽光子與光連結應用優勢探討 (2009.09.25)
為了在運算速度上有所突破，近年來許多研究團隊利用光連結系統來取代電連結系統，而將光學元件整合入積體電路中形成OEIC成為積體光學研究的主流。其中矽光子與光連結提供了較低成本的解決方法，也因此逐漸成為許多團隊積極研究的一個主題 |
|
為何需要3D IC？ (2009.03.03)
三維晶片（3D IC）是利用晶片層的3D堆疊來減輕IC中擁擠的程度，同時能達到減小外觀尺寸、提高速度、降低功耗等效能，並具備減低生產費用、改善可靠度和測試品質、提高資料安全性、提供異質整合等設計優勢 |
|
利用低端柵極驅動器IC進行設計 (2008.09.04)
利用低端柵極驅動器IC可以簡化開關電源轉換器的設計，但這些IC必須正確運用才能充分發揮其潛力，以最大限度地減小電源尺寸和提高效率。本文闡釋了利用這類器件進行設計時應注意的幾個重要方面─即如何根據額定電流和功能來選擇適當的驅動器；驅動器周圍需要哪些補償元件；以及如何確定熱性能，包括損耗計算和結溫估算 |
|
65到45：半導體製程微細化技術再突破 (2006.11.27)
當半導體微細化製程從65奈米邁向45奈米、甚至晶片結構體尺寸將朝向32或是22奈米之際，我們將會面臨什麼未知的物理性質變化？為了追尋更微小體積、切割更多晶片的商業成本效益 |
 |
NEC開發面向45nm工藝的Cu/Low-k佈線技術 (2006.11.26)
NEC與NEC電子開發了45nm工藝的Cu/Low-k佈線技術。該技術適用於由閘長30nm的MOSFET構成的環狀振盪電路，並使用有效比介電常數（k值）為2.9的低介電（low-k）膜、數值孔徑和佈線間距為70nm/140nm的Cu二重大馬士革（Cu Dual Damascene）工藝 |
|
TI 45奈米晶片製程讓輸出倍增，降低功耗電 (2006.11.26)
這種利用「濕式」微影製程的先進技術可將每片矽晶圓的晶片切割數目增加一倍，同時提高元件的處理效能並降低耗電。TI利用多種專屬技術將其內含數百萬電晶體的系統單晶片處理器帶到更高的功能水準，不僅效能提升達3成，耗電更大幅減少4成 |
|
聯電採用浸潤式微影技術產出45奈米測試晶片 (2006.11.26)
聯華電子（UMC）宣佈成功產出位元較0.25平方微米更小的45奈米SRAM晶片，該晶片採用聯電獨立發展的邏輯製程，在12層重要層中使用複雜的浸潤式微影術，並且結合最新的尖端技術如超淺接點技術、遷移率提升技術以及超低介電值技術（k=2.5） |
|
半導體微影製程發展走向 (2006.11.26)
從波長、數值孔徑、解析度增強技術以及製程控制來看，乾式光學微影設備的數值孔徑技術推進到0.9便無法繼續，濕浸式微影可以突破，但仍有幾項關鍵因素待克服，如水中微泡的控制，其間形成的微氣泡可能損及晶圓上的成像，因此如何在事先去除氣體的純水可能預防氣泡生成是關鍵之一 |
|
光微影術 （Optical Lithography） (2006.11.25)
所謂的光微影術，簡單的說就是希望將設計好的線路圖形，完整且精確地複製到晶圓上。半導體廠首先需將設計好的圖形製作成光罩（photo mask），應用光學成像的原理，將圖形投影至晶圓上 |
|
65nm半導體工藝發展策略 (2006.11.25)
65nm工藝在性能上的提高會導致功耗明顯增加，元件可能會消耗過高的功率。若不採用降低功耗的方法，由於靜態功耗增加，65nm工藝的功耗將成為關鍵問題。漏電流是導致靜態功耗增加的主要原因，漏電流包括65nm工藝上更薄的閘極氧化層隧道電流，以及亞閾值洩漏等 |
|
半導體料材技術動向及挑戰 (2006.11.23)
半導體製造技術能否持續突破，材料一直扮演著重要的角色，從過去最早初的鍺（Germanium；Ge），到之後普遍運用的矽（Silicon；Si），而近年來又有更多的新樣與衍生，以下本文將針對此方面的新用材、新趨勢發展，以及現有的技術難度等，進行一番討論 |
|
利用四氟化碳電漿預處理改善高介電材料特性之製程 (2006.11.23)
此方法是利用四氟化碳電漿預處理改善高介電常數之絕緣層與矽晶圓介面之特性，我們可以發現使用此方法可以有效的降低閘極漏電流，再者此方法也可有效的增加氟原子含量，較多的氟原子含量可增加元件的可靠度，顯示使用四氟化碳電漿預處理可有較好的崩潰電荷，意指能忍受較多次的操作，有較長時間的可靠度 |
|
太陽能電池發展狀況 (2006.11.23)
多晶矽的矽原子堆積方式不只一種，它是由多種不同排列方向的單晶所組成。多晶矽是以熔融的矽鑄造固化而成，因其製程簡單，所以成本較低。目前由多晶矽所製作出的太陽電池產量，已經逐漸超越單晶矽的太陽電池 |
|
海力士成功量產High-k MIM 三星積極研發High-k 50製程技術 (2006.11.23)
除海力士和三星外，全球最大半導體業者英特爾（Intel）亦在三閘極電晶體（Tri-Gate Transistor）上，採High-k技術；High-k為具有絕緣體電磁特性的高介電率物質（以常數k表現），簡單來說，High-k係指具有把電荷聚在一起能力的物質，k值越高，攔截半導體配線間漏損電流的能力越好 |
|
無線通訊IC製程技術的發展現況與趨勢探討（上） (2006.11.23)
在產學界不斷努力研發之下，目前已開發出可應用在無線通訊IC的製程有：矽-雙截子互補金氧半導體（Si Bipolar CMOS）、矽鍺（SiGe）、砷化鎵（GaAs）、以及其他仍在積極開發磷化銦或E-mode pHEMT等不同的製程 |
|
低介電常數絕緣介質的失效 (2006.11.23)
由於大部分經時擊穿失效TDDB的分析資料表明失效發生在絕緣介質和頂部覆蓋層的交接面上，因此SiCOH和頂部覆蓋層的交接面是十分關鍵的。澱積頂部覆蓋層工藝，澱積頂部覆蓋層前的等離子體預處理工藝以及化學機械研磨（CMP）工藝，這些都會損傷SiCOH |
|
漏電流成為65奈米的頭號難題 (2006.11.23)
由於製程變異問題惡化，可製造性設計（DFM）演變成一個更大的問題。而隨著佈線密度加大，訊號完整性問題變得更加明顯。在製造性方面，解析度強化技術（RET）在65nm變得更複雜，雖然90nm的一些問題在65nm更為惡化，但起碼沒出現新問題 |
|
多維空間晶粒堆疊世代正式來臨！ (2005.05.05)
盧超群認為，晶粒堆疊技術將是半導體產業界未來數十年的大革新，這種趨勢總稱為異質性整合，讓晶粒由原本的二度空間排列轉而成為三度空間堆疊。而鈺創這一小步也宣示了多維空間晶粒堆疊的大時代將正式來臨 |
