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創意採Cadence Integrity 3D-IC平台 實現3D FinFET 製程晶片設計 (2024.01.14)
益華電腦（Cadence）宣布，其Cadence Integrity 3D-IC 平台獲創意電子採用，並已成功用於先進 FinFET 製程上實現複雜的 3D 堆疊晶片設計，並完成投片。
該設計採Cadence Integrity 3D-IC 平台，於覆晶接合（flip-chip）封裝的晶圓堆疊 (WoW) 結構上實現Memory-on-Logic 三維芯片堆疊配置 |
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西門子與台積電合作 助客戶實現IC最佳化設計 (2023.10.12)
西門子數位化工業軟體宣佈與台積電深化合作，展開一系列新技術認證與協作，多項西門子 EDA 產品成功獲得台積電的最新製程技術認證。
台積電設計基礎架構管理部門負責人 Dan Kochpatcharin 表示：「台積電與包括西門子在地的設計生態系統夥伴攜手合作 |
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西門子與SPIL合作為扇出型晶圓級封裝提供3D驗證工作流程 (2023.06.13)
西門子數位化工業軟體與矽品精密工業（矽品；SPIL）合作，針對 SPIL 扇出系列的先進（IC）封裝技術，開發和實作新的工作流程，以進行 IC 封裝組裝規劃與 3D LVS（layout vs. Schematic）組裝驗證 |
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產學研助力中小企業 沉浸體驗虛擬元宇宙流程 (2023.05.09)
虛擬攝製模式的應用與人才將成為未來的影視趨勢，電通行銷傳播集團與商研院昨（8）日參訪世新大學智能攝製基地（LED Virtual Stage；LVS），盼藉由沉浸體驗虛擬攝製流程，讓台灣中小企業深入瞭解元宇宙及數位分身概念，而且培育的虛擬攝製人才能投入業界，結合人工智慧（AI）與智能推廣，為台灣企業在國際市場上注入活力 |
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聯電與Cadence共同開發3D-IC混合鍵合參考流程 (2023.02.01)
聯華電子與益華電腦（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台為核心的3D-IC參考流程，已通過聯電晶片堆疊技術認證，助力產業加快上市時間。
聯電的混合鍵合解決方案可整合廣泛、跨製程的技術，支援邊緣人工智慧（AI）、影像處理和無線通訊等終端應用的開發 |
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西門子與聯電合作開發3D IC hybrid-bonding流程 (2022.09.30)
西門子數位化工業軟體近日與聯華電子（UMC）合作，為聯華電子的晶圓對晶圓堆疊（wafer-on-wafer）及晶片對晶圓堆疊（chip-on-wafer）技術提供新的多晶片 3D IC 規劃、組裝驗證，以及寄生參數萃取（PEX）工作流程 |
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西門子Calibre平台擴充EDA早期設計驗證解決方案 (2022.07.27)
西門子數位化工業軟體近期為其積體電路（IC）實體驗證平台，Calibre擴充了一系列電子設計自動化（EDA）早期設計驗證功能，可將實體和電路驗證任務「shift left」，既在設計與驗證流程的早期階段就識別、分析並解決複雜的IC和晶片級系統（SoC）實體驗證問題，協助IC設計團隊及公司更快將晶片送交光罩製造（tapeout） |
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西門子多款IC設計解決方案獲台積電最新技術認證 (2022.06.28)
西門子數位化工業軟體近期在台積電2022技術論壇上宣佈，旗下多款先進工具已獲得台積電最新技術認證。
其中，西門子Aprisa數位實作解決方案獲得台積電業界領先的N5與N4製程認證 |
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友達為世新打造全台最大LED即時混合實境智能攝影棚 (2022.01.07)
友達光電以顯示技術核心優勢起步，結合集團資源與智慧物聯技術，攻占各大垂直場域屢創佳績。旗下專攻智慧育樂整合方案的子公司創利空間，為世新大學打造出，全台最大LED即時混合實境智能攝影棚（LVS，LED Virtual Studio） |
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西門子與台積電深化合作 3D IC認證設計達成關鍵里程 (2021.11.04)
西門子數位化工業軟體，日前在台積電 2021開放創新平台 (OIP) 生態系統論壇中宣布，與台積電合作帶來一系列的新產品認證，雙方在雲端支援 IC 設計，以及台積電的全系列 3D 矽晶堆疊與先進封裝技術（3Dfabric）方面，已經達成關鍵的里程碑 |
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Mentor通過台積電最新3奈米製程技術認證 (2020.09.11)
Mentor，a Siemens business近期宣佈旗下多項產品線和工具已獲得台積電（TSMC）最新的3奈米（N3）製程技術認證。
台積電設計建構管理處資深處長Suk Lee表示：「此次認證進一步突顯了Mentor為雙方共同客戶以及台積電生態系統所創造的價值 |
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Mentor引入Calibre nmLVS-Recon技術 簡化IC電路驗證過程 (2020.08.10)
為了幫助IC設計人員更快速完成電路設計驗證，Mentor, a Siemens business近期宣佈將其Calibre Recon技術添加至Calibre nmLVS電路驗證平台。
Calibre Recon於去年推出，作為Mentor Calibre nmDRC套件的擴展，旨在幫助客戶在早期驗證設計迭代期間快速、自動和準確地分析IC設計中的錯誤，從而縮短設計週期和產品上市時間 |
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Cadence與聯電完成28奈米HPC+製程先進射頻毫米波設計流程認證 (2020.07.23)
聯華電子宣布Cadence毫米波（mmWave）參考流程已獲得聯華電子28奈米HPC+製程的認證。透過此認證，Cadence和聯電的共同客戶可利用整合的射頻設計流程，加速產品上市時程。此完整的參考流程是基於聯電的晶圓設計套件（FDK）所設計的 |
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Mentor產品線通過聯電新22奈米超低功耗製程技術認證 (2020.03.19)
Mentor, a Siemens Business近日宣佈，Mentor的多條產品線，包括Calibre平台、Analog FastSPICE平台，以及Nitro-SoC數位設計平台，現已通過聯華電子（UMC）的22uLP（超低功耗）製程技術認證 |
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國研院攜手新思和思渤 建構矽光子積體電路設計平台 (2019.10.09)
思渤科技（CYBERNET）與新思科技（Synopsys）繼2018年合力協助國家實驗研究院台灣半導體研究中心（國研院半導體中心）導入新思科技旗下RSoft電磁光學模擬軟體，2019年持續三方良好合作關係，協同導入積體光路設計與驗證軟體OptoDesigner |
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Mentor擴展可支援台積電5奈米FinFET與7奈米FinFET Plus 製程技術的解決方案 (2018.11.20)
Mentor今（20）天宣佈其Mentor CalibreR nmPlatform 與Analog FastSPICE (AFS) 平台已通過台積電7奈米 FinFET Plus 與最新版本的5奈米FinFET製程認證。此外，Mentor 持續擴展Xpedition Package Designer 和Xpedition Substrate Integrator 產品的功能，以支援台積電的先進封裝技術 |
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Mentor擴展可支援台積電5/7奈米FinFET Plus 製程技術的解決方案 (2018.11.19)
Mentor今天宣佈，該公司的Mentor Calibre nmPlatform 與Analog FastSPICE (AFS) 平台已通過台積電7奈米 FinFET Plus 與最新版本的5奈米FinFET製程認證。此外，Mentor 持續擴展Xpedition Package Designer 和Xpedition Substrate Integrator 產品的功能，以支援台積電的先進封裝技術 |
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Mentor強化支援台積電5nm、7nm製程及晶圓堆疊技術的工具組合 (2018.05.02)
Mentor宣佈該公司Calibre nmPlatform 和Analog FastSPICE (AFS) 平台中的多項工具已通過台積電(TSMC)最新版5奈米FinFET和7奈米 FinFET Plus製程的認證，Mentor 亦宣佈，已更新其 Calibre nmPlatform工具，可支援台積電的Wafer-on-Wafer (WoW)晶圓堆疊技術，這些 Mentor工具以及台積電的新製程將能協助雙方共同客戶更快地為高成長市場實現矽晶創新 |
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Cadence獲得台積公司7nm製程技術認證 (2017.04.06)
Cadence已就採用7nm製程節點的旗艦DDR4 PHY成功下線，並持續為台積公司7nm製程開發完整設計IP組合
益華電腦(Cadence)宣佈與台積公司(TSMC)取得多項合作成果，進一步強化針對行動應用與高效能運算(HPC)平台上7nm FinFET設計創新 |
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台積電與明導國際合作為新InFO技術變形提供設計與驗證工具 (2017.01.12)
明導國際(Mentor Graphics)宣佈該公司已與台積電(TSMC)就其Xpedition Enterprise平台以及Calibre平台擴展雙方的合作關係，為台積電的InFO(整合扇出型)技術提供適用於多晶片與晶片─DRAM整合應用的設計與驗證工具 |
