 |
Synopsys发表完整SystemVerilog设计及验证流程 (2006.03.22)
半导体设计软件解决方案厂商新思科技公司(Synopsys)20日宣布，其设计及验证产品的软件包均已支持SystemVerilog语言，领先其他同业的脚步。同时，新思科技也率先推出支持SystemVerilog验证IP的VCS Verification Library，并在Formality equivalence checker中增添SystemVerilog语法分析器(parser)之功能，说明了Synopsys在支持SystemVerilog的设计及验证流程已更为完备 |
|
新思推出可于供电网络中签核的PrimeRail (2005.05.12)
全球半导体设计软件厂商新思科技（Synopsys）推出使用于供电网络（Power Network）上签核（sign-off）的最新产品PrimeRail。PrimeRail采用了新的混合技术，可有效分析完整芯片上静态与动态压降（voltage-drop）和电子迁移（electromigration；EM）等各种状况 |
 |
NEC九十奈米LSI逻辑组件设计流程采用新思之STAR-RCXT (2003.12.16)
新思科技16日宣布，NEC微电子股份有限公司己经将新思科技的Star－RCXT整合至其九十奈米、CB－90的设计流程当中。 Star－RCXT拥有业界内第一个支持先进铜制程的功能，它使得NEC微电子在从事九十奈米制程的设计时 |
|
矽统XABRE系列以新思科技的PHYSICAL COMPILER作为标准设计工具 (2003.01.17)
新思科技（Synopsys）表示，矽统科技股份有限公司（SiS），主要核心逻辑晶片组与绘图晶片供应商，已经运用新思科技的Physical Compiler加速设计的时序收敛(timing convergence)，完成其高效能绘图晶片Xabre 600的设计 |
|
台积电与新思携手 (2003.01.06)
台湾积体电路公司(TSMC)与新思科技(Synopsys)日前发表合作声明，为下一代制程共同合作。目前新思科技的讯号完整（SI）分析工具已经具备处理一百三十与九十奈米制程技术的能力 |
|
MEZOE 与新思合作蓝芽技术 (2002.11.26)
Mezoe宣布已经与积体电路设计的厂商-新思科技共同合作，加入DesignWare(R) Star的智财计划，提供一套完整的蓝芽硬体与软体解决方案。 Mezoe提供软体发展环境与原始码予其经过认证的BlueStack(R)通讯软体协定的顶层结构 |
|
新思Hercules为TSMC采用 (2002.10.22)
新思科技(SNPS)日前宣布旗下为业界所信赖的实体验证解决方案─Hercules，现在针对台积电的Nexsys(R)九十奈米制程技术，提供设计规则检验(DRC)之标准档案。经由新思科技实体验证专家们的共同努力，台积电设计服务工程师们已经为设计规则检验(DRC)与布局对照逻辑图(LVS)检验发展出Hercules的标准档案 |
|
新思宣布亚太地区新的人事任命 (2002.08.15)
新思科技（Synopsys Inc）宣布任命Howard Ko，柯复华博士，为亚太区副总裁；James Eun 先生 ，为南韩分公司总经理。新加入的团队成员们将与新思的客户、高阶经理团队共同合作，将以最先进的电子设计自动化 (EDA) 解决方案，以及专业设计服务提供给亚太地区的电子工业 |
|
擎亚采用Synopsys设计流程及工具 (2002.08.13)
专业系统单芯片解决方案供货商擎亚科技（CoAsia）近日表示，有鉴于新思科技（Synopsys）的实体混合器以及在R2G(RTL2GDS)的设计流程上的技术优势，不但与新思科技建立合作关系，并采用Synopsys的设计流程及工具，加上擎亚国际与三星（Samsung）IP的技术，可提供国内IC Design House在SoC时代快速且正确的IC开发流程 |
|
新思发表DESIGNWARE内存智财分支系统解决方案 (2002.08.02)
先进集成电路设计的厂商，新思科技(SYNOPSYS)发表一套立即可取得的完整内存智财（IP），包含有内存模型、内存控制器与内存内建自我测试组件．此一DesignWare智财数据库中内存的解决方案 |
|
新思与擎亚建立合作关系 (2002.06.24)
新思科技（Synopsys）日前表示该公司将与以发展系统单芯片解决方案（System On a Chip solution）之业务为营业宗旨的擎亚国际科技（CoAsia）建立合作关系，擎亚国际并导入采用Synopsys的设计流程（Design Methodology）及工具 |
|
新思发表DESIGN COMPILER (2002.06.04)
新思科技（SNPS）近日发表其最新的缓存器转换层级合成解决方案─Design Compiler 2002.05版本。有超过十年的时间，全世界的硬件设计工程师们仰赖Design Compiler(DC)创造出极大多数的集成电路芯片 |
|
新思发表实体合成工具的最新版本－Physical Compiler 2002.02 (2002.04.18)
先进集成电路设计的厂商，新思科技18日发表其主要实体合成工具的最新版本，Physical Compiler 2002.02，为规模超过两千万逻辑闸的设计，提供工程师们一个时序收敛的流程．新版的Physical Compiler为达成这种高生产力的流程 |
 |
经营模式与人才需求探究 (2002.04.05)
本文将从Design House的相关厂商进行探讨，搜罗该产业中的人才、技术、经营模式等面向，针对上、中、下游的互动关系与观察，检视现今所面临到的种种问题并进行追踪与趋势剖析，从中找出Design House的源泉活水 |
|
新思与ST合作降低复杂系统单芯片的整体测试成本 (2002.03.18)
新思科技在欧洲的设计自动化与测试部门18日宣布一项与意法半导体的两年合作计划，为降低芯片制造测试所需的开发成本与努力，并同时提升测试的质量，将专注于创造新的方法与技术．这项新的结盟计划是为了发展与提供新思科技与意法半导体所共同创新研发完成的先进制造测试解决方案 |
|
新思与Virtual Silicon和Silicon Metrics合作 (2002.03.11)
新思科技（Synopsys Inc.），11日与Virtual Silicon科技及Silicon Metrics公司共同宣布，为PrimeTime SI提供了Virtual Silicon 的eSi-Route标准技术技术组件数据库。这些技术技术组件数据库乃是利用Silicon Metrics的SiliconSmart CR工具进行参数萃取而组成，并且具备合格的条件，可以在无厂房设备的流程中，支持PrimeTime SI针对0 |
|
Toshiba运用新思科技的Physical Compiler完成布局递交的工作 (2002.03.08)
复杂芯片设计的科技公司─新思科技（Synopsys）8日宣布，Toshiba America Electronic Components（TAEC）已经采用新思科技的Physical Compiler作为其以布局为基础的递交（Handoff）工具。TAEC已经运用Physical Compiler执行布局递交的流程 |
|
SGI使用新思Physical Compiler完成可调式集线器芯片 (2002.03.07)
新思科技（Synopsys）日前宣布，SGI最近已经成功地使用新思科技的实体合成器Physical Compiler，完成一颗可调式集线器芯片，这颗芯片为将来几代的产品，创造出革命性，高效能的SGI NUMA架构．可调式集线器可用来作为处理器接口 |
|
新思推出VCS Verilog仿真器最新版本─ VCS６.１ (2002.03.04)
新思科技4日发表其具业界领导地位的VCS Verilog 仿真器最新版本─ VCS６.１，与高效能的Scirocco VHDL仿真器─ Scirocco 2001.10。从已经采用这些最新版本仿真器的客户设计结果发现 |
|
Artisan链接库符合新思科技PrimeTime SI需求 (2002.02.28)
新思科技 (Synopsys) 与Artisan Components公司 27日发表Artisan的SAGE- X 0.18-与0.13-微米标准巢状链接库已经达合格标准，且立即可供新思科技 PrimeTime SI的PrimeTime SI 与 Artisan的SAGE-X链接库在其奈米设计流程中使用，客户能够因此快速且精确地找出由于交叉对话所产生的时间问题，而降低导致芯片失败的潜在危机 |
当传输技术进入数字时代之后，用户及厂商对于数字显示的质量要求越来越注重，结合显示适配器硬件的数字显示接口标准，其发展进度因而更受到瞩目。
