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创意采Cadence Integrity 3D-IC平台 实现3D FinFET 制程晶片设计 (2024.01.14)
益华电脑（Cadence）宣布，其Cadence Integrity 3D-IC 平台获创意电子采用，并已成功用於先进 FinFET 制程上实现复杂的 3D 堆叠晶片设计，并完成投片。
该设计采Cadence Integrity 3D-IC 平台，於覆晶接合（flip-chip）封装的晶圆堆叠 (WoW) 结构上实现Memory-on-Logic 三维芯片堆叠配置 |
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西门子与台积电合作协助客户实现最隹化设计 (2023.10.12)
西门子数位化工业软体宣布与台积电深化合作，展开一系列新技术认证与协作，多项西门子 EDA 产品成功获得台积电的最新制程技术认证。
台积电设计基础架构管理部门负责人 Dan Kochpatcharin 表示：「台积电与包括西门子在?的设计生态系统夥伴携手合作 |
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西门子与SPIL合作为扇出型晶圆级封装提供3D验证工作流程 (2023.06.13)
西门子数位化工业软体与矽品精密工业（矽品；SPIL）合作，针对 SPIL 扇出系列的先进（IC）封装技术，开发和实作新的工作流程，以进行 IC 封装组装规划与 3D LVS（layout vs. Schematic）组装验证 |
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产学研助力中小企业 沉浸体验虚拟元宇宙流程 (2023.05.09)
虚拟摄制模式的应用与人才将成为未来的影视趋势，电通行销传播集团与商研院昨（8）日叁访世新大学智能摄制基地（LED Virtual Stage；LVS），盼藉由沉浸体验虚拟摄制流程，让台湾中小企业深入了解元宇宙及数位分身概念，而且培育的虚拟摄制人才能投入业界，结合人工智慧（AI）与智能推广，为台湾企业在国际市场上注入活力 |
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联电与Cadence共同开发3D-IC混合键合叁考流程 (2023.02.01)
联华电子与益华电脑（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台为核心的3D-IC叁考流程，已通过联电晶片堆叠技术认证，助力产业加快上市时间。
联电的混合键合解决方案可整合广泛、跨制程的技术，支援边缘人工智慧（AI）、影像处理和无线通讯等终端应用的开发 |
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西门子与联华电子合作开发3D IC hybrid-bonding流程 (2022.09.30)
西门子数位化工业软体近日与联华电子（UMC）合作，为联华电子的晶圆对晶圆堆叠（wafer-on-wafer）及晶片对晶圆堆叠（chip-on-wafer）技术提供新的多晶片 3D IC 规划、组装验证，以及寄生叁数萃取（PEX）工作流程 |
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西门子Calibre平台扩充EDA早期设计验证解决方案 (2022.07.27)
西门子数位化工业软体近期为其积体电路（IC）实体验证平台，Calibre扩充了一系列电子设计自动化（EDA）早期设计验证功能，可将实体和电路验证任务「shift left」，既在设计与验证流程的早期阶段就识别、分析并解决复杂的IC和晶片级系统（SoC）实体验证问题，协助IC设计团队及公司更快将晶片送交光罩制造（tapeout） |
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西门子多款IC设计解决方案获台积电最新技术认证 (2022.06.28)
西门子数位化工业软体近期在台积电2022技术论坛上宣布，旗下多款先进工具已获得台积电最新技术认证。
其中，西门子Aprisa数位实作解决方案获得台积电业界领先的N5与N4制程认证 |
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友达为世新打造全台最大LED即时混合实境智能摄影棚 (2022.01.07)
友达光电以显示技术核心优势起步，结合集团资源与智慧物联技术，攻占各大垂直场域屡创佳绩。旗下专攻智慧育乐整合方案的子公司创利空间，为世新大学打造出，全台最大LED即时混合实境智能摄影棚（LVS，LED Virtual Studio） |
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西门子与台积电深化合作 3D IC认证设计达成关键里程 (2021.11.04)
西门子数位化工业软体，日前在台积电 2021开放创新平台 (OIP) 生态系统论坛中宣布，与台积电合作带来一系列的新产品认证，双方在云端支援 IC 设计，以及台积电的全系列 3D 矽晶堆叠与先进封装技术（3Dfabric）方面，已经达成关键的里程碑 |
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Mentor通过台积电最新3奈米制程技术认证 (2020.09.11)
Mentor，a Siemens business近期宣布旗下多项产品线和工具已获得台积电（TSMC）最新的3奈米（N3）制程技术认证。
台积电设计建构管理处资深处长Suk Lee表示：「此次认证进一步突显了Mentor为双方共同客户以及台积电生态系统所创造的价值 |
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Mentor引入Calibre nmLVS-Recon技术 简化IC电路验证过程 (2020.08.10)
为了帮助IC设计人员更快速完成电路设计验证，Mentor, a Siemens business近期宣布将其Calibre Recon技术添加至Calibre nmLVS电路验证平台。
Calibre Recon於去年推出，作为Mentor Calibre nmDRC套件的扩展，旨在帮助客户在早期验证设计迭代期间快速、自动和准确地分析IC设计中的错误，从而缩短设计周期和产品上市时间 |
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Cadence与联电完成28奈米HPC+制程先进射频毫米波设计流程认证 (2020.07.23)
联华电子宣布Cadence毫米波（mmWave）叁考流程已获得联华电子28奈米HPC+制程的认证。透过此认证，Cadence和联电的共同客户可利用整合的射频设计流程，加速产品上市时程。此完整的叁考流程是基於联电的晶圆设计套件（FDK）所设计的 |
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Mentor产品线通过联电新22奈米超低功耗制程技术认证 (2020.03.19)
Mentor, a Siemens Business近日宣布，Mentor的多条产品线，包括Calibre平台、Analog FastSPICE平台，以及Nitro-SoC数位设计平台，现已通过联华电子（UMC）的22uLP（超低功耗）制程技术认证 |
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国研院携手新思科技和思渤科技 建构矽光子积体电路设计平台 (2019.10.09)
思渤科技（CYBERNET）与新思科技（Synopsys）继2018年合力协助国家实验研究院台湾半导体研究中心（国研院半导体中心）导入新思科技旗下RSoft电磁光学模拟软体，2019年持续三方良好合作关系，协同导入积体光路设计与验证软体OptoDesigner |
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Mentor扩展可支援台积电5奈米FinFET与7奈米FinFET Plus 制程技术的解决方案 (2018.11.20)
Mentor今（20）天宣布其Mentor CalibreR nmPlatform 与Analog FastSPICE? (AFS?) 平台已通过台积电7奈米 FinFET Plus 与最新版本的5奈米FinFET制程认证。此外，Mentor 持续扩展Xpedition? Package Designer 和Xpedition Substrate Integrator 产品的功能，以支援台积电的先进封装技术 |
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Mentor扩展可支援台积电5/7奈米FinFET Plus 制程技术的解决方案 (2018.11.19)
Mentor今天宣布，该公司的Mentor Calibre nmPlatform 与Analog FastSPICE (AFS) 平台已通过台积电7奈米 FinFET Plus 与最新版本的5奈米FinFET制程认证。此外，Mentor 持续扩展Xpedition Package Designer 和Xpedition Substrate Integrator 产品的功能，以支援台积电的先进封装技术 |
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Mentor强化支援台积电5nm、7nm制程及晶圆堆叠技术的工具组合 (2018.05.02)
Mentor宣布该公司Calibre nmPlatform 和Analog FastSPICE (AFS) 平台中的多项工具已通过台积电(TSMC)最新版5奈米FinFET和7奈米 FinFET Plus制程的认证，Mentor 亦宣布，已更新其 Calibre nmPlatform工具，可支援台积电的Wafer-on-Wafer (WoW)晶圆堆叠技术，这些 Mentor工具以及台积电的新制程将能协助双方共同客户更快地为高成长市场实现矽晶创新 |
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Cadence获得台积公司7nm制程技术认证 (2017.04.06)
Cadence已就采用7nm制程节点的旗舰DDR4 PHY成功下线，并持续为台积公司7nm制程开发完整设计IP组合
益华电脑(Cadence)宣布与台积公司(TSMC)取得多项合作成果，进一步强化针对行动应用与高效能运算(HPC)平台上7nm FinFET设计创新 |
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台积电与明导国际合作为新InFO技术变形提供设计与验证工具 (2017.01.12)
明导国际(Mentor Graphics)宣布该公司已与台积电(TSMC)就其Xpedition Enterprise平台以及Calibre平台扩展双方的合作关系，为台积电的InFO(整合扇出型)技术提供适用于多晶片与晶片─DRAM整合应用的设计与验证工具 |
