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多协议通讯系统提供更丰富的使用者体验 (2024.07.30)
无线标准呈现明显趋势，朝向提供更高的无线性能、更大的频宽和更低的延迟发展。 |
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西门子Solido IP验证套件 为下一代IC设计提供端到端矽晶品质保证 (2024.05.22)
西门子数位工业软体发布全新的 Solido IP 验证套件（Solido IP Validation Suite），这是一套完善的自动化签核解决方案，可为包括标准元件、记忆体和 IP 区块在?的所有设计智慧财产权（IP）类型提供品质保证 |
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Ansys半导体模拟工具已通过联电最新堆叠晶圆先进封装技术认证 (2023.10.19)
Ansys多物理解决方案已通过联华电子的认证，可模拟其最新的3D-IC WoW堆叠技术，从而提高AI边缘运算，图形处理和无线通讯系统的能力，效率和效能。该认证使更多晶片设计人员能够使用Ansys的半导体模拟解决方案来执行多晶片联合分析，从而简化并确保成功的设计 |
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Cadence看好3D-IC大趋势 持续朝向系统自动化方案商前进 (2022.12.14)
益华电脑(Cadence Design Systems)，日前在台北举行了媒体团访，由Cadence数位与签核事业群的滕晋厌（Chin-Chi Teng）博士与台湾区总经理Brian Sung亲自出席，除了分享Cadence在台湾的业务进展外，也针对未来的方案与市场布局做说明 |
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Cadence推出全新Certus设计收敛方案 实现十倍快全晶片同步优化签核 (2022.10.13)
益华电脑(Cadence Design Systems, Inc.) 宣布推出全新的Cadence Certus设计收敛解决方案(Closure Solution)，以应对晶片层级设计在尺寸及复杂性上所面临日益增长的挑战。Cadence Certus 设计收敛解决方案的环境可自动作业 |
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西门子Calibre平台扩充EDA早期设计验证解决方案 (2022.07.27)
西门子数位化工业软体近期为其积体电路（IC）实体验证平台，Calibre扩充了一系列电子设计自动化（EDA）早期设计验证功能，可将实体和电路验证任务「shift left」，既在设计与验证流程的早期阶段就识别、分析并解决复杂的IC和晶片级系统（SoC）实体验证问题，协助IC设计团队及公司更快将晶片送交光罩制造（tapeout） |
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西门子推出适用类比、数位及混合讯号IC设计的mPower电源完整性方案 (2021.10.12)
西门子数位化工业软体今天推出 mPower 电源完整性软体，此软体是业界首款也是唯一一款能为类比、数位及混合讯号 IC 提供几乎无限可扩充性的 IC 电源完整性验证解决方案，即便对于最大规模的 IC 设计，也可支援全面的电源、电迁移（EM）与压降（IR）分析 |
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Cadence推出新一代电路模拟器FastSPICE 效能高达3倍 (2021.05.21)
益华电脑 (Cadence Design Systems, Inc.)宣布全新的Cadence Spectre FX 模拟器(Simulator)，此新一代的FastSPICE电路模拟器能够有效验证记忆体和大规模系统单晶片(SoC)设计。Spectre FX 模拟器中具创新和可扩展性的FastSPICE架构，可为客户提供高达3倍的效能 |
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Mentor EDA进一步支援三星Foundry 5/4奈米制程技术 (2020.08.22)
Mentor, a Siemens business旗下的Calibre nmPlatform和Analog FastSPICE（AFS）自订和类比/混合讯号（AMS）电路验证平台已通过三星Foundry的最新制程技术认证。客户现在可以在三星的5/4奈米FinFET制程上使用这些产品，为其先进的IC设计tapeouts进行验证和sign-off |
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Mentor产品线通过联电新22奈米超低功耗制程技术认证 (2020.03.19)
Mentor, a Siemens Business近日宣布，Mentor的多条产品线，包括Calibre平台、Analog FastSPICE平台，以及Nitro-SoC数位设计平台，现已通过联华电子（UMC）的22uLP（超低功耗）制程技术认证 |
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创意电子采用Cadence数位设计实现与签核流程 完成AI及HPC应用的先进制程设计 (2019.12.10)
益华电脑(Cadence Design Systems, Inc.)宣布，创意电子(GUC)已成功部署了Cadence数位设计实现平台与签核流程，并完成人工智慧（AI）及高效能运算（HPC）应用的先进制程（16、12及7奈米）设计 |
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创意电子采用ANSYS方案 加速ASIC SoC设计 (2019.12.10)
创意电子（Global Unichip Corp）宣布采用ANSYS的解决方案来支援其先进技术、低耗能和嵌入式CPU的设计组合。
为了提供能满足当前创新科技企业所需具快速导入特性、能及时解决客户问题并成功完成签证的先进ASIC服务，GUC选择采用ANSYS RedHawk-SC以支援客户的重要需求 |
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大联大品隹集团推出NXP i.MX8QM的QNX汽车数位仪表板方案 (2019.04.11)
大联大控股今日宣布，旗下品隹集团即将推出以恩智浦半导体（NXP）i.MX8Q为基础的QNX汽车数位仪表板方案。
近年来，3D导航系统、3G/LTE无线装置、高解析度彩色萤幕、语音辨识系统以及连接USB和蓝芽数据的需求问世，也让车用讯息娱乐系统的复杂程度因此提升 |
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AMD发表全球首款7奈米制程资料中心GPU 为新世代AI、云端运算与高效能运算??注动能 (2018.11.08)
AMD发表AMD Radeon Instinct? MI60与MI50加速器，为全球首款7奈米制程资料中心GPU，旨在满足新一代深度学习、高效能运算、云端运算以及渲染等应用所需的运算效能需求。研究人员、科学家以及开发者等运用AMD Radeon Instinct?加速器解决各种严峻与瞩目的挑战，包括大规模模拟、气候变迁、计算生物学与疾病预防等 |
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三星8LPP制程叁考流程采用Mentor Tessent 工具 (2018.05.23)
Mentor宣布Mentor Tessent产品已通过三星晶圆代工厂的8奈米LPP(低功率+)制程认证，针对行动通讯、高速网路/伺服器运算、加密货币以及自动驾驶等超大型设计，这些工具可提供显着的设计与测试时间改善 |
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Mentor Graphics推出全新Calibre xACT寄生电路参数抽取平台 (2015.04.24)
Mentor Graphics（明导公司）推出全新Calibre xACT寄生电路参数抽取平台，该平台可满足包括 14 nm FinFET在内广泛的模拟和数字电路参数抽取需求，同时最大限度地减少 IC 设计工程师的猜测和设置功夫 |
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台积电认证Mentor Graphics软件可应用于其10nm FinFET技术早期设计开发 (2015.04.20)
Mentor Graphics（明导）宣布：台积电（TSMC）和Mentor Graphics已经达到在 10nm EDA认证合作的第一个里程碑。 Calibre实体验证和可制造性设计（DFM）平台以及 Analog FastSPICE（AFS）电路验证平台（包括AFS Mega）已由台积电依据最新版本的10nm设计规则和 SPICE模型认证 |
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Cadence数字与客制/模拟工具通过台积电10nm FinFET制程认证 (2015.04.13)
益华计算机（Cadence）的数字与客制/模拟工具软件已通过TSMC台积公司最新10奈米FinFET制程技术的设计参考手册（Design Rule Manual, DRM）与SPICE模型认证。
Cadence客制/模拟和数字设计实现与signoff工具已获台积电高效能参考设计认证，能够为客户提供在10nm FinFET制程上最快速的设计收敛 |
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鳍式场效晶体管集成电路设计与测试 (2014.11.03)
鳍式场效晶体管的出现对集成电路物理设计及可测性设计流程具有重大影响。鳍式场效晶体管的引进意味着在集成电路设计制程中互补金属氧化物（CMOS）晶体管必须被建模成三维（3D）的组件，这包含了各种复杂性和不确定性 |
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Altera开始量产销售FPGA性能最高的SoC (2013.09.27)
Altera公司宣布，开始量产销售其Cyclone V SoC芯片以及Arria V SoC工程样品。随着处理器峰值时钟频率的提高——商用级Cyclone V SoC达到了925 MHz，汽车级达到了700 MHz，工业级Arria V SoC达到了1.05 GHz，在FPGA业界，这些组件成为性能最高的SoC |
