益华计算机(Cadence)与惠普科技(HP)订于11月28日共同举办一场介绍数字IC仿真技术最新发展趋势的研讨会 - "Digital Simulation Performance Seminar"，邀请您前来了解如何把数字IC仿真效能提升至一个全新的层次。这项研讨会将包括几节小型课程指导设计人员采用最先进的技术与方法，大幅缩减验证数字电路所需的时间与人力。除了上述的最佳验证工具信息之外，参加来宾同时还可亲眼目睹以下实机展示：

1. Cadence新一代的逻辑验证工具。

2. HP的尖端工作站计算机引擎。

本次研讨会将邀请 Cadence 位于印度数字验证产品研发中心之高级主管 Mr. Nitin Chowdhary 暨 HP 台湾分公司技术顾问 Mr. Chun-Pang Li 共同探讨如何将验证效率提升至一个全新的层次。其内容分为下列三个主要大纲：

一、 如何调校仿真的效能

设计人员在撰写HDL码时，有时会忽略某些拖慢仿真速度的因素。最差的情况甚至会拉长好几倍的仿真时间。第一段课程会介绍一些技巧及手法，找出仿真速度简减慢的症结，并予以调整改善。

二、 导入仿真伺服群组(Simulation Server Farm)架构

随着芯片整合度与复杂度的升高，工程师用来仿真电路的周期数(Cycle)也随之增加。因而自然需要更多计算机的运算能力以迅速完成大量的仿真周期及相关的结果。第二段课程将讨论如何设立"仿真群组"(Simulation Form)，协助设计人员共同分享一群工作站引擎联合构成的强大运算能力。

三、 采用事件(Transaction)层次的测试及侦错技术

在复杂的电路设计中，工程师必须执行许多不同的有效仿真，方能决定电路的运作效能(performance)。但伴随而来则是侦错与测试负荷量的增加。第三段课程将介绍如何运用事件层次的测试及侦错方法与工具，以快速检验电路功能是否完全符合默认的行为规格。