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联电与Cadence合作数字设计参考流程 (2004.09.09)
联华电子与益华计算机(Cadence)共同宣布，针对以0.13微米及以下制程所设计的系统单芯片，合作推出数字设计参考流程。此设计参考流程所采用的IP组件库与内存，系来自于提供硅验证IP与ASIC设计服务的智原科技(Faraday Technology Corporation) |
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Cadence与联华电子合作推出模拟参考流程 (2004.04.28)
联华电子与Cadence益华计算机共同宣布，双方已经针对日趋复杂的混合信号设计，合作推出模拟参考流程。Cadence益华计算机Virtuoso平台参考流程已通过联华电子0.18微米混合信号CMOS制程验证 |
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联电与智原携手 (2003.08.28)
联华电子与智原科技27日宣布：智原科技将扩大提供经联电0.18、0.15及0.13微米硅制程认证通过之智财权（IP）。智原科技积极研发广泛的智财权套件，以符合多重顾客群的 |
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Mentor Graphics Calibre DRC 支援联电90奈米制程 (2003.03.05)
明导国际(Mentor Graphics) 于2月19日宣布，联电已开始提供能够完整支援90奈米制程的CalibreR DRC (设计规则检查) 规则档案，它们可充份发挥Calibre最先进功能；自从1998年开始，Calibre就是联电的实体验证标准 |
