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使用 P4 与 Vivado工具简化资料封包处理设计 (2024.05.27)
加快设计周期有助於产品更早上市。实现多个设计选项的反覆运算更为简便、快速。在创建 P4 之後可以获取有关设计的延迟和系统记忆体需求的详细资讯，有助於高层设计决策，例如装置选择 |
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西门子发布Tessent RTL Pro 加强可测试性设计能力 (2023.10.19)
西门子数位化工业软体近日发布 Tessent RTL Pro 创新软体解决方案，旨在帮助积体电路（IC）设计团队简化并加速下一代设计的关键可测试性设计（DFT）工作。
随着 IC 设计在尺寸和复杂性方面不断增长，工程师必须在设计早期阶段识别并解决可测试性问题 |
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以模型为基础的设计方式改善IC开发效率 (2022.04.25)
以模型为基础的设计开发，在Simulink建立模型并模拟混和讯号IC设计、受控体和微机电系统（MEMS），本文展示马达和感测器的范例。 |
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车用雷达IC设计之环境回圈验证 (2020.09.23)
本文聚焦于感测器实现数位部分的验证，但这个环境回圈方法可以容易延伸到验证混合讯号和RF设计。 |
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美高森美和Synopsys延续OEM合作 客制化支援新型PolarFire FPGA (2017.05.18)
美高森美和Synopsys延续OEM合作 客制化支援新型PolarFire FPGA
美高森美和Synopsys延续OEM合作 客制化支援新型PolarFire FPGA
美高森美软体工程副总裁Jim Davis表示：「延续我们与Synopsys团队的长期关系，使我们能够继续利用该公司丰富而专业的综合技术，同时使美高森美的工程资源能够集中于支援我们FPGA元件独有的先进特点及能力 |
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Mentor为Verification Academy新增SystemVerilog课程和图案库 (2016.08.10)
Mentor Graphics公司为Verification Academy增加全新SystemVerilog课程和图案库以?明验证工程师提高专业技能、生产率及设计品质。针对 UVM 验证的 SystemVerilog 物件导向程式设计 (OOP) 课程由一位业内资深的 SystemVerilog 专家开发，可帮助工程师扩展 SystemVerilog 技能并在新概念、新技术与新方法方面保持与时俱进 |
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Mentor推出原生完整的UVM SystemVerilog记忆体验证IP库 (2016.03.09)
Mentor Graphics（明导）推出首个完全原生的UVM SystemVerilog记忆体验证IP库，该记忆体验证IP库可用于所有常用记忆体设备、配置和介面。 Mentor在目前已可支援60多种常用外设介面（commonly used peripheral interfaces）和汇流排架构的Mentor验证 IP（Mentor VIP）库中新增了 1600多种记忆体模型 |
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Mentor Graphics在企业验证平台新增ARM AMBA 5 AHB验证IP (2015.11.16)
Mentor Graphics公司推出ARM AMBA 5 AHB 总线的验证IP （VIP）。该新VIP 在Mentor企业验证平台（EVP）上提供，设计人员在同时使用Questa软体模拟和Veloce硬体模拟对采用此新规范的晶片设计进行验证时，可简化并加快验证流程 |
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掌握MATLAB 轻松驾驭四大科技浪潮 (2014.11.27)
大数据、云端及行动运算、物联网，加上低成本的可编程微处理器以及线上教育等，科技潮流一波接着一波，深深改变了工程师和科学家们现在的工作发展，提供了新的机遇，但也伴随着极大的挑战 |
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验证3.0时代 Mentor推企业级验证平台 (2014.05.19)
由于IC设计的复杂度不断提高，这使得IC验证已经成为设计流程中的重要一环。这样的趋势，不仅在传统EDA软件仿真工具上渐趋明显，连硬件模拟设备也走向这样的方向，市场也不断快速成长 |
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Cadence Incisive 13.2平台建立SoC验证效能与生产力标准 (2014.01.16)
益华计算机(Cadence Design Systems)发表全新版本的Incisive 功能验证平台，为整体验证效能与生产力(productivity)再度建立新标准。针对IP区块到芯片(block-to-chip)与系统芯片(SoC)验证挑战，Incisive 13.2 平台提供两具引擎和更多的自动化功能实现非常快速的效能，加速SoC验证收敛 |
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思源新版VERDI侦错软件可完全支持UVM (2011.05.11)
思源科技（Sprintsoft）于日前宣布，旗下Verdi自动化侦错系统开始完全支持Universal Verification Methodology (简称UVM)。Verdi软件在既有的HDL侦错平台上新增全新的UVM原始码与交易层讯息纪录功能，让工程师们能将复杂的SystemVerilog testbench结构具象化，以便轻松地进行先进系统芯片装置测试的侦错工作 |
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基于Eclipse的编辑器,用于SystemVerilog和Verilog文件:具有语法,内容辅助,代码与自动缩进,结构显示-SVEditor (2011.03.18)
基于Eclipse的编辑器,用于SystemVerilog和Verilog文件:具有语法,内容辅助,代码与自动缩进,结构显示 |
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Microsemi采用Sibridge 验证智财权 (2011.01.06)
美商美高森美公司 （Microsemi）于日前宣布，已采用Sibridge Technologies的验证智财权，以减少其创新的FPGA和可客制化SoC产品的上市时间。Sibridge Technologies是创新的ASIC / FPGA，设计与验证IP，和嵌入式系统解决方案的供货商 |
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新思科技发表全新VCS 多核心技术 (2009.04.15)
新思科技(Synopsys)发表全新的多核心技术：VCS功能验证解决方案，为新思科技Discovery验证平台的关键组件之一。VCS多核心技术采用多核心CPU的功率，提供了快达两倍速度(2x)的验证性能 |
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Verification Now Taiwan 2008 (2008.10.30)
Verification Now Taiwan 2008将于台北君悦大饭店隆重登场。会中，Verilab验证技术顾问公司的资深经理人，Mr. J.L. Gray，将分享最新的验证技术应用与趋势，并与业界菁英共同探讨如何善用layered stimulus generation 技术提高SystemVerilog 验证平台设计的灵活性 (flexibility) 与重用性 (reusability)，以加速验证平台的设计流程，有效提升设计生产力 |
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-SVEditor 0.0.1 (2008.07.02)
SVEditor is an Eclipse-based editor for SystemVerilog files. It will feature syntax coloring, structure display, and content assist |
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-HDLObf Version 1.2 (2007.12.05)
HDLObf is intended to be a HDL Obfuscator and identifier name change utility. Primarily designed for Verilog/SystemVerilog support will be added for VHDL/SystemC in future. |
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思源科技推出SystemVerilog支持的新侦错平台 (2007.07.12)
思源科技推出大型数字芯片以及系统芯片（System-on-chip）侦错自动化平台Verdi的开发蓝图。新版Verdi侦错平台整合了不同阶层的设计语言及工具，能有效将系统规格到芯片实作的验证时程缩短一半以上 |
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钛思代理之Aldec发表改版的Active-HDL(7.2) (2007.01.29)
提供ASIC及FPGA设计工具以及混合语言仿真的厂商－Aldec，于近日宣布Active-HDL最新版本- Active-HDL 7.2，已于2006年12月11日正式上市。Active-HDL是一套以Windows为基础，可支持FPGA/CPLD及ASIC设计输入及验证的平台 |
