前言

隨著摩爾定律不斷地向前推進，半導體製程尺寸不斷地微縮，伴隨而來的就是晶片內含的邏輯閘數目急速上升，同時對外的信號接腳數目也往上提高，信號傳輸時脈也相對應上升。另外消費電子流行方興未艾，半導體晶片製程也越來越微細化，因此晶片封裝技術亦不斷地在進展當中。

最早期半導體晶片使用DIP(Dual in-line)封裝技術，採用引腳插入技術（PTH；Pin Through Hole）。隨著IO接腳數目需求提高，雙邊都有接腳的DIP封裝技術不敷需求，採用SMT技術的QFP(Quad Flat Package)封裝技術開始風行，其接腳數目可以在晶片四周布置，大幅提高接腳數目，而需要更多接腳數目的CPU應用，則是以接腳以陣列的方式置放於晶片之下，接腳的配置由線擴大為面的安排，大幅增加了IO接腳數目。並且隨著CPU操作時脈的提昇，具備較佳操作時脈的BGA封裝技術開始被使用。加上手機通訊消費電子產品的推波助瀾，輕薄短小與省電的設計日新月異，連帶使封裝後面積更小的CSP（Chip Scale Package）更加盛行，進而帶動了IC載板廠商業績大幅成長。展望未來，同時兼具輕薄短小、省電、高操作時脈的晶圓級封裝技術，即將是下一階段的封裝主流。

晶圓級封裝（WLP；Wafer Level Package）係由IBM於1960年代開始發展，用以解決晶片封裝體積與電氣特性等等問題。時至今日，晶圓級封裝的優勢不僅如此，其技術包括與CSP相關的WLCSP、W-CSP、Ultra-CSP、Polymer Collar CSP等等，以及與SiP相關的MCP、MCM、3D封裝等等。若以單純晶圓級的CSP封裝來看，就具有體積小、耗電量低等優點。而以屬於系統層次應用的晶圓級封裝SiP來看，SiP除了上述優點之外，尚具有具體實現SoC的能力。透過SiP技術的幫助，不同應用的晶片可以各自採用有利的製程技術製作；並在晶圓階段，就先行以導線連接，封裝之後的半導體晶片就是一個具體而微的SoC晶片。

晶圓級封裝技術

傳統的晶片封裝必須在晶片製作完成後，始能往後交由封裝廠商進行封裝與測試，晶圓級封裝技術的精神在於晶圓製作的過程往後延伸，將晶片封裝的製程納入晶圓製作的過程，在整片晶圓的製作過程中，及先行予以封裝、測試，再切割成個別的晶粒，因此可以達到與晶圓相同的晶片體積（1：1），是目前單一晶片體積最小的封裝技術。

晶圓級封裝技術不需要打線（wirebonding）、導線架（leadframe），整片晶圓透過凸塊（Bumping）或錫球（Ball）與電路版相連，也就是所謂BOP（Bump On Pad）設計。欲焊接的凸塊係直接連結在晶圓的I/O接點，此種設計晶片封裝的過程，不需要額外使用IC載板（Substrate），也不需要中介層（Interposer）或填充物（Underfill），只有為了維持整個晶圓級封裝的機構穩定，另外必須加入PI（Polymide）來增加封裝的穩定度。

傳統封裝的焊點將接點連結至被動層，必須與晶片的I/O接點一致，導致了封裝設計的彈性杜大為降低，如(圖一)所示。

《圖一　傳統封裝（連截至被動層）》

＜註：資料來源：Future-Fab＞

晶圓級封裝為了能有更好的接點設計彈性，必須將晶圓的I/O接點，重新導向至更為方便的區域，晶圓級封裝為了要達到此種新的連線方式，大部分的晶圓級封裝都使用了重新配層設計（RDL;Re-Distributed Layer）。透過重新配層設計，原始的晶片設計圖層可以轉換為新的圖層，如(圖二)所示。

《圖二　RDL技術的晶圓級封裝（不需與被動層相連）》

＜註：資料來源：Future-Fab＞

RDL技術使得原本晶片中的繞線由周邊分佈的接點位置，轉換為面的接點位置分佈，同時可以將這些接點位置安排在晶粒的有效區。

晶圓級封裝把許多製作過程加以簡化，因此可以降低封裝測試的廠商數目。傳統的封裝流程必須先由晶圓廠製作出晶圓，在晶圓的階段作測試，打線，再做測試，送交封裝廠做封裝與測試，再由系統廠使用。晶圓級封裝製程大幅縮短封裝製作的流程：晶圓廠製作好晶圓之後，交由晶圓級封裝服務廠商封裝測試，成品即可轉交由系統廠使用，可縮減供應鏈廠商時間與協調除錯的過程，如(圖三)所示。

《圖三　傳統封裝流程與晶圓級封裝流程》

SiP封裝技術

SiP封裝技術在實際製作時，通常有兩種作法，一種方式是用並排（Side by side），將多顆晶片排在一起封裝起來，另一種堆疊（Stack），則是將多顆晶片堆疊起來，組合成一個完整的系統，如(圖四)所示。

《圖四　並排與堆疊式SiP示意圖》

＜註：資料來源：Renesas＞

並排式的SiP與堆疊式的SiP主要的特點如下：首先以封裝的大小來看，堆疊式的SiP封裝受惠於晶片堆疊後較節省面積的特色，封裝後的晶片大小約在16mm以下，而並列式的SiP封裝因為晶片並排排列，無法將面積進一步縮小，封裝後的晶片面積約為16～34mm。堆疊式SiP面積較小，較適合應用在輕薄短小的消費電子產品，包括數位攝影機（DVC）、數位相機（DSC）與手機等行動裝置。應用封裝產品多為記憶體產品，藉由堆疊式封裝，可以將數種不同型態的記憶體如快閃記憶體（NAND Flash或Nor Flash）、DDR記憶體等封裝在一起，節省體積並加快操作時脈與節省電源消耗。另外為了將更大容量的記憶體塞進手機，堆疊式封裝的堆疊層數將不斷向上遞增，2004年堆疊的層數約為2層，2006年堆疊層數已有5層，預計2007年堆疊層數可達到10層，同時堆疊式封裝的晶片尺寸也將由2004年的2mm，降低到2007年的1.5mm。

並排式SiP封裝較適合應用於對體積要求較低的產品，如印表機、數位電視、數位光碟機、影像感測器、車用電子等等。一般而言，並排式SiP製作成本比堆疊式SiP低，如(圖五)所示。

《圖五　並列與堆疊式SiP應用領域與封裝尺寸示意圖》

＜註：資料來源：Renesas＞

晶圓級封裝製程由於少了點膠(Underfilling)製程與載板(Interposer)的使用，因此較原本的覆晶封裝製程成本為低，不過初期具有量產晶圓級封裝技術的廠商較少，儘管絕對成本相對低廉，但仍須加強晶圓級封裝製程良率的提升，才能在成本上與覆晶封裝一較高下。

應用市場

根據TechSearch的研究資料顯示，封裝後體積較小的覆晶封裝Flip Chip與晶圓級封裝WLCSP在未來數年將持續成長，2006年時WLCSP晶片封裝需求約有將近8000百萬個，預計在2009年，WLCSP將迅速成長至接近16000百萬個，如(圖六)所示。

《圖六　晶圓級封裝市場》

＜註：資料來源：TechSearch，Future-Fab＞

SiP封裝技術應用主要在手機，應用必須考量整體系統設計的體積、散熱、耗電、成本與設計彈性。以往的設計基礎是利用CSP的封裝技術，讓處理器或是記憶體晶片各自縮小體積，但在更高階的體積與設計彈性要求下，POP（Package On Package；封裝堆疊）技術因應而生。記憶體與處理器晶片透過JEDEC POP的技術規範，確保彼此在POP封裝後的可靠性，同時兼顧到體積、成本與設計彈性。另外還有採取COC（Chip on Chip；晶片堆疊）的方式，也能縮小封裝後的晶片體積。

WLCSP封裝主要應用在記憶體封裝，傳統用於記憶體封裝的技術包括TSOP、F-BGA、wBGA、BLP等等。WLCSP因為晶片可以直接與系統板接合，導線路徑較短，因此也能減低信號傳遞延遲時間、提升工作時脈。根據TwinMOS資料顯示，TSOP封裝可適用於工作時脈為200MHz以下的記憶體、F-BGA可適用於250MHz、wBGA和BLP封裝可適用400MHz的工作頻率，WLCSP封裝技術可應用在800MHz，如(圖七)所示。

《圖七　各種封裝技術的記憶體工作時脈》

＜註：資料來源：TwinMOS＞

影像感測器的應用也極具潛力，從數位相機到照相手機，未來還有車用影像感測器與安全監控用感測器的市場。目前手機用的照相模組（CCM）所使用的技術主要有COB（Chip On Board）以及CSP後者便採晶圓級封裝WLCSP。照相模組亦即把影像感測器與鏡片組合出貨，由於CSP製作的影像感測器外部有玻璃將感測器密封，因此對外界環境的潔淨度要求較低，故使用CSP製程技術的影像感測器，製程簡單、設備要求較低，良率也較高。至於COB製程技術的影像感測器，由於沒有玻璃覆蓋，因此對製程的潔淨度要求較高，良率水準較不易達到，如(圖八)所示。

《圖八　WLCSP與COB技術製作的影像感測器模組示意圖》

＜註：資料來源：TRI、作者整理＞

另外在微機電（Micro-Electro-Mechanical System；MEMS）的應用，是以晶圓等級製作出機電整合的元件，微機電的目標是將電子系統與機械系統整合起來放在晶片內。由於牽涉電子與機械系統的整合，微機電的晶片製作與封裝測試就比純電子系統複雜。為了輕薄短小，微機電系統通常使用晶圓級封裝測試技術，根據統計，微機電製程中封裝測試成本便超過50％。

廠商動態

以TI推出的處理器來看，對於記憶體的搭配採取POP（Package On Package;堆疊封裝）技術，把各種不同廠牌的記憶體與TI的處理器相連，兩者之間以封裝材料相隔，透過POP設計，TI的處理器可更彈性地支援各家記憶體。Spansion與Freescale在手機晶片密切合作，，Spansion的記憶體符合JEDEC POP的技術標準，與飛思卡爾的處理器進行共同採用POP封裝形式。另外Samsung所推動的 OneNAND，藉由MCP（Multi Chip Package）技術，結合NAND flash、NOR flash、SRAM Buffer，可以達到更高的操作速度，與更小的晶片體積，提供系統設計者單純的記憶體設計規格，如(圖九)所示。

《圖九　OneNAND示意圖》

＜註：資料來源：Samsung＞

NEC所推出的SiP技術，採用SMAFTI（SMArt connection with Feed-Through Interpose；具饋通中介層的智慧連接）封裝技術，主要屬於3D封裝技術，作用是將邏輯晶片與記憶體晶片經由堆疊技術疊放在一起，可以連接高達1000條以上的連接線。進行實體層的3D連線，因為導致邏輯晶片與記憶體晶片間電氣訊號延遲的連線，在封裝前即已經由3D導線實體連接，故能解決大部分記憶體於高頻運作時令人困擾的時脈延遲問題，如(圖十)所示。

《圖十　NEC的SMAFTI封裝技術示意圖》

＜註：資料來源：NEC＞

NEC封裝技術實際製作過程如下：

《圖十一　SMAFTI製作流程》

<註：資料來源：NEC＞

此外，SanDisk在買下Matrix後正式進入3D封裝技術晶片的生產行列。Matrix原本專精以3D封裝技術製作一次性寫入快閃記憶體（OTP Flash），採用3D堆疊技術製作的手機用記憶體，適合於現在手機快閃記憶體的應用需求。未來SanDisk將有機會繼續將3D封裝技術的應用領域，從一次性寫入快閃記憶體，擴展到多次性可讀寫的快閃記憶體領域，進一步將快閃記憶體的儲存容量往上提昇。

結語

封裝技術的發展日新月異，晶片設計已經進入了奈米時代，封裝也由傳統配角的角色，漸漸躍居晶片設計的重要環節。WLCSP不僅僅讓晶片體積縮小，得以滿足消費電子的需求，SiP封裝更能使各種不同製程的晶片，順利整合為成單顆，達到SoC的設計精神。展望未來，許多新領域應用如微機電與生物晶片領域，必須要有更先進的封裝製程配合，因此封裝技術將是未來新應用領域的主要挑戰。