銅電鍍在先進半導體封裝中是形成重分佈層（ RDLs ）的主流解決方案， RDL是傳遞處理進出封裝的資料的導電跡線，也作為晶片小尺寸I/O 及與電路板更大尺寸連接之間的一種過渡。逐漸地，銅被用來做為增加 I/O 數的解決方案，而相較於傳統控制塌陷高度晶片連接（ C4 ）凸塊，使用銅柱更可能以較小尺寸及更高密度來成型。這些高密度解決方案對於提升用於雲端伺服器的高性能 3DIC 處理器封裝效能和可靠性具有關鍵性。然而，很明顯的是3D IC 封裝不會是促進所有封裝應用改善的解決方案。

扇出型晶圓級封裝（ FOWLP ）科技允許在越來越小的矽積體電路上越來越密集的陣列(area array)能更具成本效益地連接到印刷電路板。這不是一個新的方法，但經過十年的利基應用後，現正朝向更廣泛的採用。 FOWLP 可以多種方式設計以滿足全球電子元件產業─包括單晶片、單層上多晶片及多層多晶片的各種方案的需求，並承諾為大量消費性行動應用提供性價比的理想平衡。

圖1 : 用於重分佈層（ RDL ）的鍍銅製程

為了滿足消費性電子元件的價格目標， FOWLP製程必須設計為極高產出量和相對低成本同時滿足非常嚴格的性能規格。尤其是，用於形成重分佈層（ RDL ）的銅電鍍製程必須能以高電鍍速度形成小如個位數的微米級寬度的精確線條和空間圖案。理想情況下，在同一種溶液中相同的銅電鍍化學品可並用於電鍍 RDL 及銅柱。
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