新思科技22日发表其VERA(R) 5.0 版本上市。此一最新版本的VERA已经与VCS(TM) Verilog 仿真器紧密地互相结合，以提供更快速的执行效能表现、实时存取内建之VCS涵盖计算器 (coverage metrics)与统一的图形环境以进行波形分析。 除了这些提高效能表现与生产力的强化功能之外，新版本的VERA同时也包含了效能分析器 (profiler)，它可以协助设计工程师确认软件效能表现之瓶颈所在，并且执行高速向量测试。

Trebia 网络科技硬件工程副总裁Wayne Koch先生表示，「我们之所以选择新思科技的VERA 5.0版本，是因为它提供了整合性的验证解决方法。一直以来，我们不断地致力于生产高效能产品以促进新一代网络仓储系统﹝Network Storage systems﹞的设计。VERA 5.0版本提供我们设计工程师更好的效能表现、更佳的全面性涵盖功能之存取使用，与采用单一波形的除错环境来进行设计与向量测试(testbench)上的除错功能，因此，我们的验证质量与生产力得以向上提升。」

新思表示，VERA 5.0版本提供快速且具整合性的解决方案，从许多软件功能优化的极至表现来看，整体的仿真效能表现有大幅提升的趋势，这些软件功能优化包含：藉由使用VCS 的直接核心接口﹝Direct Kernel Interface - DKI﹞将VERA链接至VCS ，而非如过去传统般，经由较慢的Verilog可编程语言接口(PLI)来执行。使用VERA5.0版本与VCS 6.0.1版本来进行仿真，与使用以前的旧版本相比较，仿真完成的速度可以提高到之前的两倍。VCS DKI是一个很特殊的优化接口，因为它是直接接触到VCS的仿真核心，而且藉由减少PLI的使用，与强化运用于实际设计当中的优化VCS仿真功能，总体仿真速度获得了提升。