據EE Times網站消息，中國大陸EDA業者上海技業思（Global Engineering Solutions；GES）宣佈推出IC封裝設計工具PKGDesigner，該工具擁有動態層數評估功能與自動佈線引擎，可縮短IC產品封裝設計周期，此外其PIN－PAD配對功能，亦可達到高密度佈線和最小分配層數的，降低封裝設計成本。

該報導指出，IC封裝技術由傳統Wire bonding模式轉移至高階FlipChip，而過去多仰賴人工方式進行設計的做法已經不合時宜，且往往造成許多誤差以致延誤設計周期的延長；為改善此種情況，GES推出一種結合NET分配、層數預估與自動佈線功能於一體的工具PKGDesigner，該工具可檢測待封裝的DIE和對應的package，以佈線密度最大化為原則，實現PIN－PAD的快速匹配。

在設計階段，PKGDesigner可在實現封裝層數自動評估功能的基礎上，進一步利用PIN－PAD配對資訊提供了自動佈線功能，能產生較手動設計速度更快、密度更高的詳細佈線結果，同時它還具備G/V Share、NET、Wires及Fanout、Edit等整合處理功能，其輸入輸出檔案格式相容於其他標準的EDA工具，可以直接由於訊號分析和生產製作階段。