台灣電子系統設計自動化公司（台系統；TESDA）今（20）日與工研院共同宣佈，雙方合作進行次世代AI SoC研發計畫。TESDA獲工研院授權導入工研院自主研發的AI SoC晶片架構，使用TESDA自主研發的EDA工具─TESDA Explorer，大幅縮短開發AI SoC 所需的設計驗證與架構優化時間。

台系統專注於解決SoC設計驗證與架構優化的問題。此次台系統與工研院合作進行次世代AI SoC研發計畫，應用TESDA Explorer先進的設計自動化技術，以工研院研發的AI SoC為載具，共同開發次世代人工智慧晶片。TESDA Explorer獨特的設計自動化技術可在系統設計初期，協助系統架構設計師大幅縮短完成SoC設計驗證與架構優化等目標所需時間。

半導體產業在摩爾定律的推動下蓬勃發展了50 年，但因先進製程越來越昂貴，導致晶片設計與製造成本大幅增加，讓摩爾定律幾乎走到了極限，電子產品與IC設計廠商再也無法依循製程演進取得半導體晶片效能、功耗與成本優勢。為了持續增進電子系統的效能、功耗、成本等表現，未來電子系統設計趨勢必然會走向軟硬體協同設計（SW-HW Codesign）。半導體晶片本身更會朝向異質整合（Heterogeneous Integration）、小晶片整合（Chiplet Integration）、特殊應用系統晶片（Domain Specific SoC；DSSoC）等方向發展。

這些嶄新的半導體晶片技術，將大幅增加電子系統設計驗證與架構優化的複雜度與困難度，需要投入更多的人力以及時間才能完成。然而，在有限的專案資源內，若驗證效率不佳，以致無法完成全部設計驗證工作，將大幅增加專案失敗的風險。沒有得到足夠的驗證資料，更是無法對SoC進行分析與架構優化。因此，台系統認為，自動化拉高驗證工作的抽象層級，將測試計劃與案例產生方式常規化，是提高驗證效率的主要解決辦法。

TESDA執行長陳紀綱表示，台系統將繼續深化系統層級的SoC設計驗證與架構優化技術，持續專注這方面的創新，希望將設計流程與工具更加普及化，讓更多的SoC設計驗證與架構優化團隊可以利用。

工研院自主研發的AI SoC對深度學習加速器（DLA）之乘加器與記憶體陣列進行優化，大幅降低了AI SoC對記憶體系統的存取次數，對主記憶體以批次、非隨機存取、達到存取量最小化目的，進而達到高效能與低功耗雙重目標。工研院AI SoC系統可提供位元精準（Bit-True）的模型驗證，使AI準確度於軟體框架與硬體執行具備一致性，幫助釐清神經網路從訓練到使用的任何數值差異。這套完整的AI SoC方案已完成Silicon-Proven，在40奈米製程的平均能源效率比在3 TOPs/W以上。