創意電子採用Cadence Encounter數位設計實現系統在台積16奈米FinFET Plus製程完成首件量產設計定案

益華電腦（Cadence）與創意電子宣布，創意電子在台積電16nm FinFET Plus （16FF+）製程上，採用Cadence Encounter數位設計實現系統完成首件高速運算ASIC的設計定案（tape-out）。創意電子結合16FF+製程的效能優勢並採用Cadence數位解決方案，可讓這個ASIC的操作時序提升18%、而且功耗減少28%，在其應用的系統上更可以達到兩倍的效能。

創意電子運用Encounter數位設計實現系統解決16FF+的設計實現挑戰，包括雙重曝光和FinFET設計規則檢查（DRC）、時序和電流變異性，以及處理量要求。

創意電子總經理賴俊豪表示：「創意電子身為ASIC設計的先鋒，必須要能及時將非常複雜的設計提交給客戶，Cadence的工具和團隊在這方面提供了充分的協助。Cadence在台積電先進製程的豐富經驗讓我們選擇與Cadence共同研發旗下設計。在完成這首次16FF+產品設計定案前，我們也已經運用Cadence方案完成數個16nm測試晶片並且獲得非常好的量測結果。藉由Cadence與創意電子團隊的通力合作，我們才能達成在3個月完成1.8億邏輯閘生產設計定案的目標。」

Cadence數位暨簽核部門資深副總Anirudh Devgan表示：「Encounter數位設計實現系統的設計能為超過1億（100M+）instance高效能和低功耗設計提供最有效率的方法。」他表示Encounter系統已獲台積電運用於16FF+製程的認證，讓Cadence的客戶在先進製程上快速達成設計定案更有信心。

Encounter系統產品特色

*正確建構、完善的雙重曝光和涵蓋平面規劃、配置、以及繞線至電子和物理簽核的FinFET流程

*與Cadence的Litho Physical Analyzer和CMP Predictor完美整合，達成可製造性設計（design for Manufacturing,DFM）

*採用大量平行的多執行緒（Multi-threaded）GigaOpt和NanoRoute技術，有效掌控DRC規則和設計尺寸

*改善SoC效能和功耗的GigaOpt先進晶片內變異（advanced on chip variation,AOCV）和佈線導向設計