Cadence益华计算机宣布，Toshiba America Electronic Components, Inc.(TAEC)已引进一套设计套件，支持在客制化SoC和ASIC设计上采用Encounter RTL Compiler合成技术的客户。这一新套件可运用在TC280(130奈米)、TC300(90奈米)及更新的制程技术上，客户现在可配合Encounter RTL Compiler，在RTL到netlist合成阶段应用这套平顺且经过验证的流程，并将netlist-to-netlist优化。

TAEC设计中心工程副总经理Shigenori Imazato表示，过去两年从复杂的客制化设计到量产作业，均成功运用SoC Encounter，而这些成功案例多半是TC280(130奈米)制程的技术层次。采用SoC Encounter与Encounter RTL Compiler，让RTL-to-GDS设计流程更顺畅，因而达成更好的效能与更快速的处理周期。

Cadence益华计算机合成解决方案企业集团副总徐季平表示，TAEC一直是Encounter RTL Compiler长期的爱用者，自2002年起就开始应用在世上最快的64位MIPs核心上。正由于Encounter RTL Compiler经证实具有提高芯片效能、加速处理周期与产出较好的硅晶圆设计质量(QoS : Quality of Silicon)等效益，越来越多像TAEC这样的客制化SoC及ASIC设计的供货商，选择使用Encounter RTL Compiler做为其最终合成工具。

好的硅晶圆设计质量可从设计的实体特性得知，可产出较好的效能与较小的设计尺寸。在先进的ASIC设计案件中，提升硅晶圆设计质量极为重要，并且也是缩短产品上市时间的重要因素。

先进的逻辑架构和算法是产生优异芯片的关键步骤，而这也正是Encounter RTL Compiler的优势。不像其他合成工具依赖过时、局部及逐步改善的技术，RTL Compiler应用全面性的手法，结合多目标、多层次、多路径技术，可在较短时间内达到最高的硅晶圆设计质量。