新思科技(Synopsys)十日宣佈其Chip Architect 與 Physical Compiler(TM) 產品已經整合於NEC科技的階層式設計流程當中，此項整合成功地實現使用NEC的0.13微米製程完成五百萬邏輯閘、166 MHz 多媒體大型積體電路(LSI)的晶片設計。在接下來的幾項計劃當中，NEC已經決定在其全球世界各地的設計中心，全面落實將Chip Architect 與 Physical Compiler(TM)整合於其階層式的設計流程當中。此舉將可為複雜的數百萬邏輯閘系統單晶片設計提供NEC最先進的矽晶技術─CB12(0.13微米製程) 以及更小的製程。

NEC科技系統大型積體電路(LSI)設計工程部首席經理Yoshitada Fujinam表示，「NEC 瞭解，支援更大規模的複雜晶片設計之設計環境，是能滿足客戶需求的最重要設計因素。而藉由實際使用NEC包含新思科技實體合成階層式設計流程的0.13微米製程來設計五百萬邏輯閘、166 MHz 多媒體大型積體電路(LSI)的晶片，我們確定：這項新的設計方法不只能夠支援設計環境的規模大小，同時還提供了我們所曾經歷過最佳的時序收斂。有鑑於此，以及其他許許多多的成功案例所示，NEC已經決定將Chip Architect 與Physical Compiler(TM) 納為我們新一代階層式設計流程的主要部分。」

新思科技表示，在使用Physical Compiler進行邏輯合成與配置之前，NEC 倚賴Chip Architect來進行來設計規劃與分析。而藉由使用Physical Compiler來進行區塊與晶片層級的時序收斂，NEC 已經發展出一套全晶片時序收斂的方法。

新思科技實體合成事業單位副總裁暨總經理Sanjiv Kaul表示，「NEC先進的矽晶技術，加上其成功設計出眾多複雜特殊應用晶片 (ASICs) 之悠久歷史，已經使NEC成為業界的領導先驅，NEC選擇新思科技邏輯合成方法為其標準的0.13微米製程階層式設計方法之核心，對於這項技術而言，無疑是一個很強而有力的背書。」