複雜晶片設計的科技公司─新思科技(Synopsys)，二日宣佈已經與C Level Design科技公司達成收購其技術資產的協議。新思科技計劃將C Level Design 的CycleC模擬技術整合進入新思的VCS(TM) 模擬器以加速硬體設計語言﹝HDL﹞的模擬。新思科技已經同意購買C Level 之RTL-C邏輯合成軟體System Compiler技術，以及邏輯合成高階語言到HDL的Panchul專利權。而這些技術的購買價格並未公開。同時，此項交易並沒有包含C Level Design科技公司旗下的任何產品、設計服務、客戶協定或其他資產與債務。C Level Design科技公司並將結束其所有產品與服務的銷售與支援。

CycleC模擬技術將結合新思科技最近剛發表、內含於VCS 的DirectC介面，提供客戶在使用混合Verilog與C++語言時，更快速的準確週期循環 (cycle-accurate) 模擬功能。

新思科技的驗證技術團隊資深副總裁暨總經理Manoj Gandhi表示，「由目前強而有力的資料，我們已經知道VCS在Verilog 模擬方面的效能提昇，而加入CycleC的技術，則有助於客戶更容易地藉由使用cycle-accurate C與C++來提昇VCS的模擬速度。」