Mentor Graphics（明导）宣布：台积电（TSMC）和Mentor Graphics已经达到在 10nm EDA认证合作的第一个里程碑。 Calibre实体验证和可制造性设计（DFM）平台以及 Analog FastSPICE（AFS）电路验证平台（包括AFS Mega）已由台积电依据最新版本的10nm设计规则和 SPICE模型认证。经TSMC验证的Olympus-SoC数字设计平台已依据10nm制程要求补强新工具功能，同时，全芯片等级的认证工作也正进行中。除10nm外，Mentor同时还完成了Calibre、Olympus-SoC和AFS平台的16FF+ 1.0版本认证。这让设计人员及时取得获台积电认可、有着效能及精准度的最新制程签核用技术文件。

「我们与Mentor Graphics的长期合作使我们在技术开发的最初阶段便紧密合作，这样一来，我们可以在推出新制程产品的同时，为我们的客户提供随时可以运用到量产中的设计套件和软件。」TSMC设计基础架构营销部高级总监Suk Lee说道。

「Mentor 的设计解决方案成功地符合TSMC 10nm FinFET技术在精确度和兼容性方面的要求，让客户以准确的验证解决方案进行设计。」

Analog FastSPICE平台为奈米模拟、RF、混合信号、内存和客制数字电路提供了快速的电路验证。对于大型电路，AFS平台还提供高容量及快速的混合信号仿真。对于嵌入式 SRAM 和其他基于数组的电路，AFS Mega提供高度精确的仿真结果。

由于电路可靠度仍是众所瞩目，Mentor和TSMC对10nm Calibre PERC产品进行改善，从而确保设计和 IP开发团队有可靠的验证解决方案来识别电气错误来源。此外，Calibre xACT 参数抽取套件包括可提供结果更为精确的最新模型，从而实现10nm在精确度方面更为严格的要求。

对于TSMC 16FF+ 1.0 Calibre设计套件版本发布，Calibre团队与台积电通力合作，使DRC 的性能平均提升了30%。除此之外，台积电和Mentor发布了新的填充使用模型，模型将强化可一次性成功的填充运行，从而使ECO更改更加简单、快速。这一全新的填充方法还将在后填充验证过程中，帮助确保一致的周期时间。

「由于Mentor和台积电在新制程节点设计规则开发的最初阶段便合作，我们和台积电都明白有那些新的设计及验证挑战，」Mentor Graphics公司Design to Silicon 事业部副总裁兼总经理Joseph Sawicki说道。「这使得我们有能力可以为生态系统早期用户提供先进的功能，并随着新制程朝全量产状态发展而继续优化性能。」（编辑陈复霞整理）