益华计算机(Cadence)和台湾集成电路公司(TSMC)宣布其顺利完成适用于阶层式的内部(in-house)设计数字流程，可以让设计工程师进行复杂、包含数百万闸的系统芯片(SoC)设计，以便在TSMC进行制造。Cadence提供给TSMC的Cadence参考流程，包含一组以Cadence为主的阶层式Verilog-to-GDSII设计方法和SoC Encounter，特别针对想采用TSMC 0.18微米及以下先进制程的工程师。在SoC Encounter中结合了硅虚拟原型(silicon virtual prototyping)和阶层式分割(partition)的技术，以及实体合成的技术。利用SoC Encounter，可以进行包含多达三千万闸的大型系统芯片设计。

益华计算机表示，SoC Encounter会先读取RTL或门等级列表(gate-level netlist)中的数据，然后很快地计算出整个芯片上"仿真原型"处理的结果；包括时序、绕线情况、芯片尺寸、耗电量以及讯号完整性的情形。而利用此实体虚拟原型的功能，设计师可以很快速地确认这个设计实体的可行性，并且进行必要的逻辑修正。之后这个原型结果会被分割成许多个阶层式的区块(block)；包括连接脚配置和时序的限制条件等。而在完成这些作业之后，就会在区块层级进行各项实体合成和详细的单元(cell)配置及绕线规划。最后会将整个设计组合起来，并且侦测和修正任何异常的讯号完整性结果。

台积电营销副总，胡正大表示，「Cadence SoC Encounter是一款功能强大的平台，可以满足我们工作小组对于更先进之芯片设计的需求。这项流程是透过Cadence数字设计流程，并采用台积电领先全球的制程技术来进行测试。」

Cadence SP&R产品线总经理，Ping Chao表示，「将这套流程应用在全球最先进的系统芯片制造厂商 - 台积电 - 的制程中，对SoC Encounter而言是一个重要的里程碑。表示我们旗舰级的SP&R系统，可以适用于各种要求最严格的设计。且更重要的，是可以让我们的合作厂商，在产品上市时间方面占到优势。」