從2D到3D的IC架構

在可攜式電子產品的成長趨勢帶動下，將更多的功能整合在更小的體積，並達到節能、高效、成本低的IC產品是消費者所期待的。IC傳統上是兩維（2D）的，但是其橫向面積的加大，已經沒有辦法讓摩爾定律（Moore’s Law）能繼續有效。因此，逐漸有人考慮到利用第三維來創造三維晶片（3D IC），也就是透過高度的堆疊來整合不同的IC。

利用晶片層的堆疊來減輕IC中擁擠的程度，這並不是什麼新的構想，這種想法在業界至少已經有30年的時間了[1]，但是，過去一直可以在平面製程或者設計工具上努力，達到摩爾定律的需求。

與3D封裝（Package）不同的是，3D Package裡面的元件是離散的，都是在元件的週邊利用Bonding Wire相接，但是3D IC卻是一個獨立的IC，透過垂直與水平整合來大量提高集積密度。以下我們針對其需求面說明為何需要3D IC。

減小外觀尺寸（Reduce Form Factor）

今日對電子產品的需求不斷快速增加，各種電視，電腦，手機、數位相機、筆記型電腦等裝置皆需要強大運算和通訊能力，這些都已非簡單的電子零件所能負荷。消費性電子產品要成功不外乎外觀尺寸（Form Factor）要小、移動性（Mobility）要好 、功能（Functionality）要強、彈性（Flexibility）要大 、外型（Style）要搶眼、品質（Quality）要高及價格（Affordability）要低。

其中最直接的就是外觀尺寸，要降低外觀尺寸，內部的電路元件要縮小當然是考量的重要因素之一。人類歷史上第一款手機的重量是794公克，這樣的數字在現在手機使用者來說是難以想象的，目前而言，手機重量幾乎不超過100公克，其大小也不會超過100mm×50mm×20mm。Form Factor的縮小是3D IC的第一個共同目標[16]，第二個則是Performance[9]。

提高速度（Increase Speed）

這個因素是3D IC最大的好處之一。其實從次微米的時代，眾多的研究多發現，電路的效能不再是由邏輯閘所主宰，而是跟連接線有關係（亦即電阻係數），更與雜散電容有關（也就是介質常數），這兩個因素深深影響電路的RC Delay[2]。以IZM公司所提供的數據顯示（如圖一所示），90nm是一個分界點，Interconnection Delay比Gate Delay大。這是因為線寬變小，線的厚度也變小。所以很直覺地來看，若是可以提供垂直的繞線資源，繞線的長度將可以大大的縮減（如圖二所示）。IBM說若是用3D／TSV技術，可以減少訊號線長度最高達100倍，更可以提供100倍可繞的資源[15]。

《圖一　Gate Delay vs. Interconnection Delay示意圖 》 資料來源：IZM

《圖二　2D SOC vs. 3D IC 的連線示意圖[13]》

降低功耗（Reduce Power Consumption）

3D IC 更可以提供低功率的好處。因為自從深次微米的時代以來，大部份的延遲與工率消耗都在連接線上面，以一個圓形銅孔洞（Annular Copper-Filled via）而言，大約有R=2m，L=1pH，C=1~10FF。所以很清楚地，I/O功率消耗會減少，I/O緩衝級的推動能力就不需要過去那麼大[4]。

在[5][12]中報導廠商用IMIS的標準設計3D DRAM，相對於傳統DDR具有每接腳30～40mW的功耗，將記憶體晶片堆疊在處理器晶片上形成低電容特性，因而使每個接腳的功耗低至24mW。依據IMIS的標準，處理器和記憶體間1000個平行連接接腳的功耗被限制在低於3W，而傳統的功耗卻會超過30W。廠商設計的DRAM其典型存取時間為7ns，並能以SRAM的速度和優於DRAM的價格，達到接近於DRAM的密度[5]。另外，若是可以3D IC，微處理器的頻寬就可以達到Multigigabit。

Tezzaron在[10]討論了3D IC對於省電的好處。這篇文章說3D IC可以讓晶片的速度比一般的IC提升4倍，密度可以提高3倍，可靠度提高1個Order（也就是10 倍）。在[15]中，IBM估計其一個Si-Ge製程的一個無線通訊產品，使用3D技術將可以提高40％的功效（Power Efficiency），並且減少20％的功率消耗。在[17]，對於3D IC技術提高RF晶片的功效也有如此的結論。

減低生產費用（Reduce Cost）

過去的SOC目標就是希望將各個獨立的IC整合，希望透過SOC，可以減少面積與封裝需求，並且提高其可靠度。但是不幸的是，以一個汽車電子的SOC而言（如圖三所示），其可能要將邏輯電路、類比電路、快閃記憶體…等全部整合在一起，其製程與設計上的整合太多，代價也太高，電路效能也不一定好。

所以若是可以用垂直整合的方式，那麼各個原有的模組，可以繼續用原有較低階的製程，最後用3D整合的方式將其堆疊，這樣的費用將可以比SOC還低，如圖三所示。

在[8] 中也以一個2.5G的手機為例，若是用離散元件去設計，可以在幾個月內將成品設計出來，若適用SOC的技術不僅僅是技術不可行，其價格也太高，都無法準時符合市場的需求。

《圖三　SOC vs. 3D Integration示意圖 》 資料來源：IZM

改善可靠度和測試品質（Improve Reliability & Test Quality）

推動3D IC，當然Cost是一個最主要的推動能力，另一個重要原因是可靠度（Reliability），因為，過去的封裝情形是以Wire-Bonding或者是進步的Flip-Chip，這些技術都是依賴於機械相關的精準度，例如過程中的注射成型（Plastic Injection）。但是，若是用TSV則可以透過光學微影的方式使其可靠度大量提升[3][6]。

在[7]更指出，3D IC可以減低ESD需求。這是因為，我們要堆疊的兩個IC，若是原先需要Chip-to-Chip的相接，現在只要直接透過垂直的匯流排就可以相接。雖然是兩個IC相接，例如一個記憶體與一個微處理機，這個記憶體卻可以直接視為是這個微處理機的內嵌式記憶體（Embedded Memory），所以不用幫此記憶體設計I/O，也就省了ESD。在[14]則說我們用3D IC 的技術可以讓IC的ESD Level提高，這的確值得我們注意。

提高資料安全性（Improve Data Security）

在美國的專利資料庫上，在IC上面討論光是如何避免他人作逆向工程的專利就有好幾百個。我們知道目前的經濟發展與國防安全都是靠資訊科技與半導體技術，這些科技都是基於微小積體電路提供的大量計算能力。因此，若是可以從積體電路利用逆向工程（Reverse Engineering）中獲得資料的演算法，將可以輕易的獲得競爭公司或國防機密資訊，尤有勝者，惡意的競爭者可以在晶片中植入一些「調皮」（Vogue）的元件使得晶片無法正常工作[11]。

一般的IC逆向工程，第一步當然是先將封裝拿掉，然後可以直接拍照，根據照片不一樣顏色的分佈判斷何為Metal、Poly或 Device。若是因為Metal層太多可以用蝕刻的方式將上層的金屬線照相候去除，最後使得下層電路可以看到。一個有經驗的工程師可以看到電路候直接導出其功能。當然，蝕刻的動作可能需要一直往下，蝕刻的速度會因為材料的不一樣而不一樣，這就會造成逆向工程的困難度。

另外一種解密IC的做法是量測電路操作時候的電壓。當然，不一定要用量的，有一些設備可以將電壓轉換成影像便可以拿來測量電路上某一點的電壓。這種方式特別用在RAM的設計上。以上這些資料安全性的疑慮都可以用3D IC的技術加以克服，因為3D IC以垂直方式堆疊，就會大量增加以上方法的困難度。

提供異質整合（Provide Heterogeneous Integration）

當電子產品走向輕、薄、短、小之際，異質整合系統便成為未來半導體產業發展重要方向，不管是微機電系統（MEMS）或SiP，都能將傳統之感測器（Sensor）、致動器（Actuator）等整合成微米尺度的微小單元，再將這些機電感測器結構與類比、數位訊號和射頻系統處理功能整合到單一晶片中，從而在晶片上創造出一個包含感測、致動、訊號處理、控制等多項功能的完整微型系統，如圖四所示。

《圖四　Wafer Stacked SOC（example）：Fast、Dense、with Mixed Substrates 》 資料來源：http://www.tezzaron.com/technology/FaStack.htm

即使以一般的CPU而言，它要高速的邏輯運算，也要大量的記憶體，若是用DRAM當內部記憶體，必定會有製程不同的困擾。因為，DRAM的製程與邏輯製程不同，這是因為由於邏輯電路和DRAM的製程各有其需求與特性，要將這兩種製程整合是一個極大的挑戰。邏輯電路的前段製程較為單純，只有一層複晶矽（Poly Layer）。但其後段製程則有較多金屬層，例如0.18微米世代有6層金屬。反之DRAM的前段製程有許多複晶矽，通常有4層。但其後段製程則較容易，通常只有兩層金屬。如何將這兩種截然不同的製程整合成單一合理的技術，將是一大挑戰。

因此，3D IC在異質整合的方向上必然是一個重要的選擇。CPU必然是以堆疊的方式整合，如圖五所示。根據Yole預估，過去的WL-CSP CMOS影像感測器將也會以3D-TSC技術來實現，MEMS也會利用此3D技術結合ASIC。但是，無線通訊的產品還是以SiP的方式作異質的結合 [6]。無論如何，異質結合是3D IC的一個重要的推動因素[16]，這篇文章認為DRAM可以透過3D IC與Flash Memory、主動元件、被動元件，與其他開關整合在一起。

《圖五　未來的超大處理器與記憶體架構圖 [9]》

小結

目前，設計者正努力把記憶體和處理器結合起來。這將徹底縮短記憶體的存取時間，並且對於天氣預報或與核電站有關的計算特別有用。三維晶片就能提供這種結合。三維晶片能超越普通晶片來創造各種新功能。例如，把生物晶片和矽晶片整合在一起，就能在醫學領域進入寬廣的應用領域。

（本文作者為工研院系統晶片科技中心主任室特別助理）

＜參考資料：

[1]. Kirtimaya Varma，在第三維中設計，EDN Taiwan, Available At: http://www.edntaiwan.com/article-5238-%A6b%B2%C4%A4T%BA%FB%A4%A4%B3%ADp-Asia.html, Oct. 1, 2006 年

[2]. Susan Vitkavage, Making the Business Case for 3D, Future Fab Intl. Issue 22, 1/9/2007)

[3]. Yole Developpement , 3D IC & TSV report, 2007/10

[4]. Charles E. White and David Seeger, Design in the age of 3-D stacking, EE Times, Available at : http://www.eetimes.com/;jsessionid=4LCHAF04NLJ0OQSNDLOSKH0CJUNN2JVN , June 4, 2007

[5]. R. Colin Johnson, 3-D chip stacks standardized, EE Times (Page-1), Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=FD41JFRL2WKEUQSNDLOSKH0CJUNN2JVN?articleID=208808499 , July 12, 2008

[6]. Anne-Francoise Pele, Yole predicts millions of 3D-TSV wafers, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=OK12RAJKZOBSKQSNDLOSKH0CJUNN2JVN?articleID=208802943 , July 07, 2008

[7]. Direct Bond Interconnect (DBI?), Ziptronix, Available At: http://www.ziptronix.com/techno/dbi.html , 2008

[8]. Keith Felton and Jamie Metcalfe, Facilitating System-in-Package (SiP) design, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=5D3EERMYUZSAIQSNDLOSKH0CJUNN2JVN?articleID=188701766 , June 5, 2006

[9]. W. Davis et al, demystifying 3D ICs: The Pros and Cons of Going Vertical? IEEE Design and Test of Computers, (2005) pp. 498-510.

[10]. Tezzaron, Tezzaron’s High-Density Interconnect 3-D Chips Yield Significant Power Savings, Available at: http://www.tezzaron.com/about/papers/3-D Power Savings 2web.pdf , 2008

[11]. Tezzaron, 3D-ICs and Integrated Circuit Security , Available At: www.tezzaron.com/about/papers/3D-ICs_and_Integrated_Circuit_Security.pdf , 2008

[12]. R. Colin Johnson , 電子工程專輯, http://www.eettaiwan.com/ART_8800534621_480102_NT_3f52fe29.HTM , June, 16, 2008

[13]. 楊雅嵐，邁入微小化與高整合的捷徑 -- 3D IC , 工研院 IT IS智網，Available At: http://www.itis.org.tw/rptDetailFree.screen?rptidno=129078760, June 2, 2008

[14]. Joe Fjelstad, 3-D Interconnections On the Rise, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6553125.html, May 1, 2008

[15]. IBM tips TSV 3D chip stacking technique, Available At: http://www.solid-state.com/display_article/289811/5/ARTCL/none/TECHN/IBM-tips-TSV-3D-chip-stacking-technique/?dcmp=WaferNEWS_ARCH, Apr. 13, 2007

[16]. Advanced Packaing, 3D Packaging — Which Way to Go?, Available At: http://ap.pennnet.com/display_article/317764/36/ARTCL/none/none/1/3D-Packaging-%C3%A2%E2%82%AC%E2%80%9D-Which-Way-to-Go?/, 2008

[17]. Sally Cole Johnson, 3-D TSV Chips Take Off, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6455523.html, Jun. 1, 2007＞