从2D到3D的IC架构

在可携式电子产品的成长趋势带动下，将更多的功能整合在更小的体积，并达到节能、高效、​​成本低的IC产品是消费者所期待的。 IC传统上是两维（2D）的，但是其横向面积的加大，已经没有办法让摩尔定律（Moore’s Law）能继续有效。因此，逐渐有人考虑到利用第三维来创造三维晶片（3D IC），也就是透过高度的堆叠来整合不同的IC。

利用晶片层的堆叠来减轻IC中拥挤的程度，这并不是什么新的构想，这种想法在业界至少已经有30年的时间了[1]，但是，过去一直可以在平面制程或者设计工具上努力，达到摩尔定律的需求。

与3D封装（Package）不同的是，3D Package里面的元件是离散的，都是在元件的周边利用Bonding Wire相接，但是3D IC却是一个独立的IC，透过垂直与水平整合来大量提高集积密度。以下我们针对其需求面说明为何需要3D IC。

减小外观尺寸(Reduced Form Factor)

今日对电子产品的需求不断快速增加，各种电视，电脑，手机、数位相机、笔记型电脑等装置皆需要强大运算和通讯能力，这些都已非简单的电子零件所能负荷。消费性电子产品要成功不外乎外观尺寸（Form Factor）要小、移动性（Mobility）要好、功能（Functionality）要强、弹性（Flexibility）要大、外型（Style）要抢眼、品质（Quality ）要高及价格（Affordability）要低。

其中最直接的就是外观尺寸，要降低外观尺寸，内部的电路元件要缩小当然是考量的重要因素之一。人类历史上第一款手机的重量是794公克，这样的数字在现在手机使用者来说是难以想象的，目前而言，手机重量几乎不超过100公克，其大小也不会超过100mm×50mm× 20mm。 Form Factor的缩小是3D IC的第一个共同目标[16]，第二个则是Performance[9]。

提高速度（Increase Speed​​）

这个因素是3D IC最大的好处之一。其实从次微米的时代，众多的研究多发现，电路的效能不再是由逻辑闸所主宰，而是跟连接线有关系（亦即电阻系数），更与杂散电容有关（也就是介质常数），这两个因素深深影响电路的RC Delay[2]。以IZM公司所提供的数据显示（如图一所示），90nm是一个分界点，Interconnection Delay比Gate Delay大。这是因为线宽变小，线的厚度也变小。所以很直觉地来看，若是可以提供垂直的绕线资源，绕线的长度将可以大大的缩减（如图二所示）。 IBM说若是用3D／TSV技术，可以减少讯号线长度最高达100倍，更可以提供100倍可绕的资源[15]。

《图一 Gate Delay vs. Interconnection Delay示意图 》 数据源：IZM

《图二 2D SOC vs. 3D IC 的联机示意图[13]》

降低功耗（Reduce Power Consumption）

3D IC 更可以提供低功率的好处。因为自从深次微米的时代以来，大部份的延迟与工率消耗都在连接线上面，以一个圆形铜孔洞（Annular Copper-Filled via）而言，大约有R=2m，L=1pH ，C=1~10FF。所以很清楚地，I/O功率消耗会减少，I/O缓冲级的推动能力就不需要过去那么大[4]。

在[5][12]中报导厂商用IMIS的标准设计3D DRAM，相对于传统DDR具有每接脚30～40mW的功耗，将记忆体晶片堆叠在处理器晶片上形成低电容特性，因而使每个接脚的功耗低至24mW。依据IMIS的标准，处理器和记忆体间1000个平行连接接脚的功耗被限制在低于3W，而传统的功耗却会超过30W。厂商设计的DRAM其典型存取时间为7ns，并能以SRAM的速度和优于DRAM的价格，达到接近于DRAM的密度[5]。另外，若是可以3D IC，微处理器的频宽就可以达到Multigigabit。

Tezzaron在[10]讨论了3D IC对于省电的好处。这篇文章说3D IC可以让晶片的速度比一般的IC提升4倍，密度可以提高3倍，可靠度提高1个Order（也就是10 倍）。在[15]中，IBM估计其一个Si-Ge制程的一个无线通讯产品，使用3D技术将可以提高40％的功效（Power Efficiency），并且减少20％的功率消耗。在[17]，对于3D IC技术提高RF晶片的功效也有如此的结论。

降低生产费用(Reduce Cost)

过去的SOC目标就是希望将各个独立的IC整合，希望透过SOC，可以减少面积与封装需求，并且提高其可靠度。但是不幸的是，以一个汽车电子的SOC而言（如图三所示），其可能要将逻辑电路、类比电路、快闪记忆体…等全部整合在一起，其制程与设计上的整合太多，代价也太高，电路效能也不一定好。

所以若是可以用垂直整合的方式，那么各个原有的模组，可以继续用原有较低阶的制程，最后用3D整合的方式将其堆叠，这样的费用将可以比SOC还低，如图三所示。

在[8] 中也以一个2.5G的手机为例，若是用离散元件去设计，可以在几个月内将成品设计出来，若适用SOC的技术不仅仅是技术不可行，其价格也太高，都无法准时符合市场的需求。

《图三 SOC vs. 3D Integration示意图 》 数据源：IZM

改善可靠度和测试品质（Improve Reliability & Test Quality）

推动3D IC，当然Cost是一个最主要的推动能力，另一个重要原因是可靠度（Reliability），因为，过去的封装情形是以Wire-Bonding或者是进步的Flip-Chip，这些技术都是依赖于机械相关的精准度，例如过程中的注射成型（Plastic Injection）。但是，若是用TSV则可以透过光学微影的方式使其可靠度大量提升[3][6]。

在[7]更指出，3D IC可以减低ESD需求。这是因为，我们要堆叠的两个IC，若是原先需要Chip-to-Chip的相接，现在只要直接透过垂直的汇流排就可以相接。虽然是两个IC相接，例如一个记忆体与一个微处理机，这个记忆体却可以直接视为是这个微处理机的内嵌式记忆体（Embedded Memory），所以不用帮此记忆体设计I /O，也就省了ESD。在[14]则说我们用3D IC 的技术可以让IC的ESD Level提高，这的确值得我们注意。

提高资料安全性（Improve Data Security）

在美国的专利资料库上，在IC上面讨论光是如何避免他人作逆向工程的专利就有好几百个。我们知道目前的经济发展与国防安全都是靠资讯科技与半导体技术，这些科技都是基于微小积体电路提供的大量计算能力。因此，若是可以从积体电路利用逆向工程（Reverse Engineering）中获得资料的演算法，将可以轻易的获得竞争公司或国防机密资讯，尤有胜者，恶意的竞争者可以在晶片中植入一些「调皮」（Vogue）的元件使得晶片无法正常工作[11]。

一般的IC逆向工程，第一步当然是先将封装拿掉，然后可以直接拍照，根据照片不一样颜色的分布判断何为Metal、Poly或 Device。若是因为Metal层太多可以用蚀刻的方式将上层的金属线照相候去除，最后使得下层电路可以看到。一个有经验的工程师可以看到电路候直接导出其功能。当然，蚀刻的动作可能需要一直往下，蚀刻的速度会因为材料的不一样而不一样，这就会造成逆向工程的困难度。

另外一种解密IC的做法是量测电路操作时候的电压。当然，不一定要用量的，有一些设备可以将电压转换成影像便可以拿来测量电路上某一点的电压。这种方式特别用在RAM的设计上。以上这些资料安全性的疑虑都可以用3D IC的技术加以克服，因为3D IC以垂直方式堆叠，就会大量增加以上方法的困难度。

提供异质整合（Provide Heterogeneous Integration）

当电子产品走向轻、薄、短、小之际，异质整合系统便成为未来半导体产业发展重要方向，不管是微机电系统（MEMS）或SiP，都能将传统之感测器（Sensor）、致动器（Actuator）等整合成微米尺度的微小单元，再将这些机电感测器结构与类比、数位讯号和射频系统处理功能整合到单一晶片中，从而在晶片上创造出一个包含感测、致动、讯号处理、控制等多项功能的完整微型系统，如图四所示。

《图四 Wafer Stacked SOC（example）：Fast、Dense、with Mixed Substrates 》 资料来源：http://www.tezzaron.com/technology/FaStack.htm

即使以一般的CPU而言，它要高速的逻辑运算，也要大量的记忆体，若是用DRAM当内部记忆体，必定会有制程不同的困扰。因为，DRAM的制程与逻辑制程不同，这是因为由于逻辑电路和DRAM的制程各有其需求与特性，要将这两种制程整合是一个极大的挑战。逻辑电路的前段制程较为单纯，只有一层复晶矽（Poly Layer）。但其后段制程则有较多金属层，例如0.18微米世代有6层金属。反之DRAM的前段制程有许多复晶矽，通常有4层。但其后段制程则较容易，通常只有两层金属。如何将这两种截然不同的制程整合成单一合理的技术，将是一大挑战。

因此，3D IC在异质整合的方向上必然是一个重要的选择。 CPU必然是以堆叠的方式整合，如图五所示。根据Yole预估，过去的WL-CSP CMOS影像感测器将也会以3D-TSC技术来实现，MEMS也会利用此3D技术结合ASIC。但是，无线通讯的产品还是以SiP的方式作异质的结合 [6]。无论如何，异质结合是3D IC的一个重要的推动因素[16]，这篇文章认为DRAM可以透过3D IC与Flash Memory、主动元件、被动元件，与其他开关整合在一起。

《图五 未来的超大处理器与内存架构图 [9]》

小结

目前，设计者正努力把记忆体和处理器结合起来。这将彻底缩短记忆体的存取时间，并且对于天气预报或与核电站有关的计算特别有用。三维晶片就能提供这种结合。三维晶片能超越普通晶片来创造各种新功能。例如，把生物晶片和矽晶片整合在一起，就能在医学领域进入宽广的应用领域。

（本文作者为工研院系统晶片科技中心主任室特别助理）

＜参考资料：

[1]. Kirtimaya Varma，在第三维中设计，EDN Taiwan, Available At: http://www.edntaiwan.com/article-5238-%A6b%B2%C4%A4T%BA%FB%A4%A4% B3%ADp-Asia.html, Oct. 1, 2006 年

[2]. Susan Vitkavage, Making the Business Case for 3D, Future Fab Intl. Issue 22, 1/9/2007)

[3]. Yole Developpement , 3D IC & TSV report, 2007/10

[4]. Charles E. White and David Seeger, Design in the age of 3-D stacking, EE Times, Available at : http://www.eetimes.com/;jsessionid=4LCHAF04NLJ0OQSNDLOSKH0CJUNN2JVN , June 4, 2007

[5]. R. Colin Johnson, 3-D chip stacks standardized, EE Times (Page-1), Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=FD41JFRL2WKEUQSNDLOSKH0CJUNN2JVN?articleID=208808499 , July 12, 2008

[6]. Anne-Francoise Pele, Yole predicts millions of 3D-TSV wafers, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=OK12RAJKZOBSKQSNDLOSKH0CJUNN2JVN?articleID=208802943 , July 07, 2008

[7]. Direct Bond Interconnect (DBI?), Ziptronix, Available At: http://www.ziptronix.com/techno/dbi.html , 2008

[8]. Keith Felton and Jamie Metcalfe, Facilitating System-in-Package (SiP) design, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=5D3EERMYUZSAIQSNDLOSKH0CJUNN2JVN?articleID=188701766 , June 5, 2006

[9]. W. Davis et al, demystifying 3D ICs: The Pros and Cons of Going Vertical? IEEE Design and Test of Computers, (2005) pp. 498-510.

[10]. Tezzaron, Tezzaron’s High-Density Interconnect 3-D Chips Yield Significant Power Savings, Available at: http://www.tezzaron.com/about/papers/3-D Power Savings 2web.pdf , 2008

[11]. Tezzaron, 3D-ICs and Integrated Circuit Security , Available At: www.tezzaron.com/about/papers/3D-ICs_and_Integrated_Circuit_Security.pdf , 2008

[12]. R. Colin Johnson , 电子工程专辑, http://www.eettaiwan.com/ART_8800534621_480102_NT_3f52fe29.HTM , June, 16, 2008

[13]. 杨雅岚，迈入微小化与高整合的捷径-- 3D IC , 工研院IT IS智网，Available At: http://www.itis.org.tw/rptDetailFree.screen?rptidno=129078760 , June 2, 2008

[14]. Joe Fjelstad, 3-D Interconnections On the Rise, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6553125.html, May 1, 2008

[15]. IBM tips TSV 3D chip stacking technique, Available At: http://www.solid-state.com/display_article/289811/5/ARTCL/none/TECHN/IBM-tips-TSV-3D-chip-stacking-technique/?dcmp=WaferNEWS_ARCH, Apr. 13, 2007

[16]. Advanced Packaing, 3D Packaging — Which Way to Go?, Available At: http://ap.pennnet.com/display_article/317764/36/ARTCL/none/none/1/3D-Packaging-%C3% A2%E2%82%AC%E2%80%9D-Which-Way-to-Go?/, 2008

[17]. Sally Cole Johnson, 3-D TSV Chips Take Off, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6455523.html, Jun. 1, 2007＞