晶片製造技術在發展過程中每一個技術節點上都面臨著極大的挑戰。以前，摩爾定律預言業界對需求有穩步增長，總是會有買家購買密度越來越高的FPGA，因此，可以逐步克服這些挑戰。軍事設計人員根據設計任務中數位邏輯性能（以及價格敏感程度）的關鍵程度，而採用高密度邏輯元件以減小體積、重量和功率消耗，他們既是設計的「早期使用者」又是「追隨者」，在整個設計週期中都可以發現他們的身影。

隨著晶片製造技術向尺寸更小的新製程技術節點邁進，製造商和數位設計人員都需要做出有一定風險的決定。廠商要保證在合適的時間以合適的價格啟動下一個製程節點，而設計人員需要的是功能和性能的提高，能夠抵消複雜的設計技術和晶片交付進度所帶來的風險。這些要求促使Altera加速開發40-nm 晶片，在2009 年年初為軍事用戶提供密度更高、速度更快的收發器技術。軍事用戶可以放心的是，在製造設計和產品上已經採用了標準風險管理技術。由於在40-nm FPGA 的風險和機會問題上與軍事客戶及時溝通，Altera 幫助數位設計人員有效的衡量如何在國防電子領域採用大容量與高功率效益元件。

軍事用戶需求

FPGA 軍事用戶有各種各樣的設計需求，但主要集中在其當前設計FPGA 的特性上（參見圖一）。密度極高的FPGA 主要應用領域是雷達和電子戰，以及保密通訊中的大容量波形處理。這類系統越來越多的採用了數位升頻和降頻、採樣、快速傅立葉變換（FFT）、脈衝壓縮和濾波功能，單晶片系統（SoC）解決方案支援解析度更高的多個感測器通道，從而提高了現有感測器的辨別能力。

《圖一 軍事客戶需求的高層分析》

位於系統核心的FPGA

目前，Altera公司Stratix IV 系列中的FPGA電晶體密度（可用電晶體）和處理器以及DRAM 處於同一水準上。圖二所示為處理器、記憶體和可編程邏輯電晶體密度的增長曲線。

《圖二 FPGA隨摩爾定律的發展》

隨著這些複雜元件的出現，可以透過FPGA 設計實現演算法更複雜、元件數量更少、更靈活的系統。這種靈活性源自大量的設計投入和驗證。

產品歷史

今天的軍事應用主要使用130-nm、90-nm 和65-nm 製程技術節點製造的FPGA。Altera等廠商每一代FPGA產品除了符合摩爾定律的發展，而且還幫助軍事用戶在功率消耗管理、專用數位訊號處理（DSP）邏輯和嵌入式記憶體等方面發揮了優勢。嵌入式軟式核心處理器和整合微處理器為設計人員在元件整合上提供了更多、更靈活的選擇。

而Altera和競爭對手在每一個晶片開發節點發佈FPGA 產品時的主要競爭表現，在於率先實現高密度邏輯的投產上，然後是推出具有高速序列收發器的FPGA 型號元件。然而，這種產品發佈齊頭並進的形勢在65-nm和40-nm製程節點上發生了戰略性轉移，Stratix IV GX FPGA 是最先具有收發器功能的元件。

過渡到40 nm的機遇

台積電（TSMC）為Altera提供的65 nm FPGA 測試晶片在設計和製程技術上獲得了相當的成功。邏輯模組和收發器設計都成功通過了測試，可以放心進行生產，促使該公司充滿信心地從65-nm架構過渡到40 nm。早期40-nm 製程技術的Stratix IV 測試晶片同樣獲得了成功。

Altera和台積電並沒有滿足於65-nm 產品的成功，而是看到了加速過渡到40-nm元件的機會，將工程資源集中在儘早為軍事客戶提供40-nm 收發器元件上。由此，進一步推進軍用設計，在收發器技術節點上增強風險管理。表一列出了Stratix IV 40-nm元件在國防系統中的優勢。

過渡到40 nm 的風險

過渡到新技術節點有機會和優勢，但是也要綜合考慮所遇到的風險。軍用系統FPGA 設計人員可能遇到的風險包括大容量Stratix IV 元件的及時交付（最初交付和全面量產）、新元件的製造缺陷、價格不確定性，以及設計複雜度和元件利用率等。還需要重點考慮的是在以前技術節點所設計的專用矽智財（IP）的使用（或者最佳化）問題。只有對這些風險進行研究和管理才能充滿信心地採用40-nm Stratix IV 元件進行設計。

機會和風險管理

40-nm製造技術利用了65-nm架構的所有優點，二者在同一平臺上進行開發。這不但降低了方法上的風險，生產風險、設計複雜度和編譯時間、跨平臺設計導出等方面的風險都得到了有效控制。

生產

系統設計人員為什麼要關心FPGA的生產方法呢？軍用電子用戶可能是對深入瞭解可編程邏輯供應商最感興趣的，原因是多方面的。軍用電子系統具有較長的設計和驗證週期。軍用設計規劃人員必須認真考慮是應該採用落後於競爭對手，但是經過市場檢驗的晶片技術，還是過渡到尖端技術，以提高元件速度和頻寬。衡量尖端技術風險最有效的方法是評估FPGA 生產技術的主動風險管理程序。

FPGA 供應商進行決定時考慮的一個重要因素是現有的生產關係。風險因素包括製造商關係是否牢固，有多少年的合作關係，製造商的技術領先地位等。任何晶片技術節點的生產風險都可以表示為供應商進度風險和元件可靠性風險。Altera 與台積電的生產合作關係超過15 年，在40-nm 上共同進行研究和開發。這一投入的回報是Altera 成為40-nm元件的首批客戶。

在生產上的另一風險因素是收發器設計的連續性問題。採用了一致性較好的方法以及擁有穩固的設計團隊，收發器設計能夠以最小的風險從一個晶片節點移植到下一節點。如圖三所示，Altera 在每一代Stratix收發器技術上都保持了相同的收發器設計團隊。

《圖三 Altera收發器依靠同一個設計團隊，建立在一致的製程技術上。》

Altera 在生產上採用了專利備援技術（圖 4），保證Altera 及其客戶能夠提高產量，降低生產風險。該技術使Altera 充滿信心地採用最新製程技術，而且降低了移植風險。該技術支援每一個邏輯行在早期製造測試中分別啟用和解除啟用，從而顯著提高了晶片可用率。

《圖四 Altera專利備源技術降低了量產的風險》

設計複雜度和編譯時間

設計大容量FPGA時的部分風險包括設計複雜度和編譯時間對國防電子設計進度的影響。如果不採用靈活的方法來管理設計軟體，設計時間會急劇增長，如圖五所示。為控制風險，Altera 在設計工具上進行了大量投入，為大容量Stratix IV FPGA 推出了新一代工具。

《圖五 隨著FPGA規模的提高，設計複雜度既是風險又是機會》

FPGA 設計中的編譯時間與設計工具環境、設計複雜度和約束環境有關。用戶對功率消耗和晶片的約束越多，佈局佈線的時間就越長。Altera 的QuartusR II 設計軟體透過平行處理、寬匯流排作業系統，以及用戶工具（漸進式編譯和邏輯鎖定）支援，實現了設計劃分和分區鎖定，從而降低了FPGA 佈局佈線的編譯時間風險。

實現跨平臺FPGA設計

隨著FPGA複雜度的不斷提高，很少有設計是從頭開始逐步完成的。重新使用IP模組是軍用FPGA設計的關鍵，可以從第三方購買這些模組，也可以在工程組織中對其進行包封，重新使用。

購買或者重新使用高速序列資料內部核心是實現系統設計的低風險方法，特別是這些內部核心得到商用性能標準認證的情況。然而，對於演算法模組和非常專業的IP，人們對使用第三方應用程式心存疑慮。在這種情況下，相對於降低開發風險，人們更關心通用性和性能風險。

在國防專案中實現小型「模組」IP 時，有四種特殊的風險。第一是使用相似的FPGA 設計工具和元件，將IP模組從一個設計移植到另一設計。雖然不用從頭開始建立每個建構模組，從而降低成本，但是存在著IP模組不能正確包封的風險。這意味著重新使用模組時，可能要滿足不需要的時序約束。解決這一問題最好的方法是提供詳細的內部IP文件檔和第三方合成工具。

第二是在不同代FPGA之間移植IP模組的風險（例如，從90 nm 或者65 nm 向40 nm 移植）。對於FPGA供應商提供的IP，在所有尺寸上重新發佈這些IP模組，以提高性能。但是，IP 移植到更現代的元件中時，其性能和時序會受到影響。幾乎所有FPGA 供應商都提供設計分區工具，評估對IP的影響，對模組進行改進。

在需要實現大批量、成本敏感、抗輻射能力較差的應用時，面臨的第三種風險是把IP從FPGA移植到ASIC的問題。大部分關於FPGA至ASIC設計的建議是採用認證過的第三方IP。而對於HardCopyR ASIC設計，IP移植幾乎沒有風險。FPGA和ASIC的設計軟體相同，從同一個HDL設計中產生FPGA和ASIC網表，甚至電壓變化都相同。

最後也是最大的風險是IP在不同FPGA供應商之間移植的問題。幾家公司開發了「FPGA 未知」應用層來嵌入運算產品，該專案得到政府客戶的支援，他們希望在國防產品中採用兩家供應商這種模式。在國防電子領域，「中途換馬」的風險非常大，但是採用Quartus II等單流程軟體設計系統能夠大大降低這種風險。

結論

如表二所列，對40-nm FPGA 技術機會和風險的評估主要集中在產品及時面市、設計效能和數位訊號處理換代上。可以根據國防客戶特殊的專案需求和進度安排進行更深入的風險分析。

對於大部分新技術，採用全功能Stratix IV FPGA 需要對很多應用的架構進行改進。採用可編程邏輯或者可重新配置軟式核心處理器，能夠有效地實現軍用嵌入式系統的管理和處理功能。採用Stratix IV 進行設計，借助大量的邏輯資源，更多的IP 透過簡潔的VHDL 程式碼實現，軍用系統開發人員在設計過程和資源重新使用上將得到相當大的回報。

（本文作者任職於Altera軍事和航空航太事業部技術市場經理）