銅（Cu）與低介電值（Low-K dielectric）晶圓的發展背景

高速、多功能晶片需求量增加

自從1959年基爾比（Jack Kilby）與諾宜斯（Robert Noyce）兩人提出積體電路的發展基礎後，半導體各項製程技術即不斷推陳出新，而作為積體電路中內部連線材料的鋁與防止內部連線產生相互干擾、填充在連線之間的二氧化矽，由於其介電常數介於3.9與4.5之間，在內部連線的間距愈趨縮小且信號頻率持續增加的趨勢下，已無法完全滿足新世代積體電路對電氣信號傳遞的需求。因此全球各大半導體廠商除了持續投入銅製程技術開發，低介電常數材料製程也將是提高晶片電性效能另一重要關鍵技術。

晶片的線徑與閘距不斷縮小的趨勢

根據ITRS的預測，2007年時積體電路內線徑間的間距，將從目前的0.13微米發展到到65奈米；而相對不斷增多的金屬層，亦可透過的先進的製程技術控制在10層左右，以避免晶圓成本因金屬層快速增加而提升。如以功能晶片為例，在透過現今的製程技術只需要8層的金屬層，但如果以傳統的製程技術，它可能需要多達12層以上的金屬層。另外，積體電路內部隔絕連線與連線間之材料的介電常數值也將從現今介於3.0到3.6的數值，降到2007年的2.3到2.7之間。

而晶片效能提升的關鍵，決定在於RC時間延遲效應，除了透過銅導線製程以降低電阻值（R）外，更需配合電容值（C）的降低以達到所需成效。現階段各大半導體廠商已開發出各式各樣的低介電常數材料，以生產方式來看，它們大致可分為兩種，一是利用傳統化學氣相沉積（CVD）製程來生產，另一種則是採用旋塗（spin-on）的技術，在這兩大生產技術中還可再各區分為非有機的材料與有機的材料等。通常來說，採用旋塗技術其介電常數值較低，但它的材料特性卻顯得較軟，介電常數值愈低，即意味著晶圓上的線路層會變得愈軟。

銅與低介電常數製程的應用趨勢

目前運用銅與低介電常數製程的晶片主要應用在對電性要求高的高頻通訊產品上，其他如DDR記憶體、快閃記憶體和繪圖晶片、中央處理器及晶片組等產品，也將陸續朝採用銅製程技術及低介電常數材料的方向發展。

銅與低介電常數製程之特性與優勢解析

改善RC延遲與電子遷移（electromigration）效應

採用銅與低介電常數值材料做為連線材料，除可大幅改善RC（R：電阻，C：電容）延遲問題外，特別在電子遷移（electromigration）效應方面，提供較鋁材料更佳的效能。電子遷移乃是積體電路中的金屬連線在相當高的電流密度下，會因電流的瞬時傳輸使得金屬膜中的原子產生移動，特別是在高電流密度的情況下，金屬原子的移動會在某些區域形成空隙，而在別的區域形成堆積，因而使導體間產生短路或導體斷路的問題。銅導線因比鋁導線有較高的熔點與低電阻等特性，其電子遷移效應相對較低，也因此有更佳的可靠度。參考(圖一)。

大幅降低30％電阻效應

當晶圓廠在進行銅製程時，兩個金屬層之間所使用的介層插塞材料也改為電阻性較低的銅，以改善原本使用鎢所產生的高電阻問題。一般說來，採用銅製程的晶片，其電阻效應可降低多達30％。

縮短積體電路製程的時間

另外，在製程步驟方面，銅製程亦不同於鋁製程，其採用了具一次填入特性的雙嵌刻技術，如此可同時完成金屬層與插塞之阻障層的製作，大幅簡化積體電路的製程時間，為晶圓廠創造最大的時間優勢。

《圖一　銅鋁製程比較》

新製程技術對後段封裝所帶來的挑戰

當半導體製程技術更進一步地縮小，元件間的電容效應同時會相對降低，而電阻的影響也會減少；但對導線而言，電容降低，影響電阻值會大幅提高。因此，晶圓廠如何解決銅與低介電常數材料之間的搭配問題，是降低整體RC延遲的重要關鍵。

由於銅或低介電常數製程引進新的材料，導致產生諸多與目前在使用中的鋁或二氧化矽不同的特性，因而也相對為晶片後段封測製程技術帶來新的挑戰。然而，在銅與低介電常數製程技術之發展，則需要前段製程與後段封測技術的緊密配合，才能讓整體技術更形精進，提供客戶完整的解決方案。從技術發展的角度來看，具有與前段製程業者同步發展相對應封測技術能力之廠商寥寥可數，其中皆透過策略聯盟的合作方式，共同研發銅與低介電常數製程的最佳整體解決方案。

當積體電路採用銅作為其內部連線的材料時，其銲接墊的材質也應該從過去所採用的鋁改為銅；但銅較易氧化的缺點，會影響晶片的可靠度與使用期限，為了避免這種情形發生，有些晶圓廠會配合晶片封裝製程的需求，在採用銅製程時，於銲接墊外加一層鋁來覆蓋著，讓現有的封裝設備和技術，如超音波打線技術等仍可持續使用，如(圖二)。

《圖二　銅製程晶圓加蓋鋁墊圖示》

銅與低介電常數值晶圓封裝之關鍵技術

尚未統一的標準值，影響後段封裝的成本效益

先前採用鋁及二氧化矽的晶圓製程材料，在封裝製程中的相關材料參數近似，因此後段封裝業者較易於製程掌握；但現階段晶圓廠所採用的低介電常數值材料樣式眾多，且標準值尚未統一，所以封裝業者便需針對不同客戶所採用的低介電常數材料，分別去開發一組封裝材料或封裝參數來因應。此外，由於各封裝業者的能力與製程皆不同，因此即便採用同樣的低介電材料，在不同業者的生產線上應用，也會產生不同的結果。

較軟的低介電值材質，增加了封裝作業進行時的困難度

由於採用低介電值材質的晶圓線路層會比較軟，因此其所承受的應力也相對變小了，所以封裝製程中進行打線銲接時，需要重新調整部分參數值，但如果放棄打線方式選擇覆晶封裝，當晶粒封裝完成晶片後會產生一定程度的應力，這對後段進行的可靠度測試會帶來不良的影響，所以在封裝製程中要隨之調整相關製程的參數或材料，例如，覆晶的填充材料就要改用應力較低的材料。

更精準的切割技術

未來，對同時採用銅製程與低介電常數材料的晶圓而言，更精準的晶圓切割技術將愈形重要，因為材質相對鋁較硬的銅，當被材質相對較二氧化矽為軟的低介電常數材料所包圍覆蓋時，切割刀行進兩者交接處時，如果切割刀未能精準地控制，很容易會對銅的部份造成損害。

目前的切割方式是在切割刀的表面沾粘鑽石顆粒，再以高速旋轉的方式來切割。而日月光已積極開發新的技術，以降低切割時對晶片造成傷害的風險。目前業界開發中的切割方法有雷射、水刀、或雷射水刀等，因為雷射採燒的方式，所以較不會產生應力，而水刀的行進方向是由上往下而非橫向前進，所以對銅線造成的傷害較低，但如何成熟及普遍應用這些創新製程，將是未來各大封裝廠商的重要目標。

國內封裝廠的發展現況

雖然現今晶圓廠採用銅與低介電常數製程的數量仍不普及，但它們可以增進信號傳遞品質，進而提昇整體晶片效能表現的潛力，卻是不可忽視。銅與低介電常數製程晶圓吸引了許多前段晶圓廠的投入與開發之同時，由於需要後段封裝技術密切的配合，因此後段封裝業者也在積極地開發相關的因應技術。

以日月光為例，透過與策略聯盟夥伴合作，共同開發出經驗證成功之低介電常數IC封測服務，並將該技術應用於QFP、BGA、HSBGA和更先進之覆晶（Flip Chip）產品上，以提供多項電性、結構及散熱等解決方案，以滿足各項晶片產品的多元封裝、測試需求。

另外，針對低介電常數製程所生產出之晶圓材質較軟的特性，與低介電常數的製程所帶來線距縮小的問題，日月光除積極開發較堅固的銲墊結構，也會在近期引進對參數控製的穩定度高、控制靈敏度高的新機台，以提高參數的控制的準確度。

結論

不管是銅製程或低介電常數製程都是以提高晶片的電路信號傳遞品質為目的，因此已被視為未來最具潛力的半導體技術。此新製程極需前段與後段製程的緊密合作，因而成為半導體業同共面對的研發課題。但在面對廣大的市場需求時，專業封裝服務廠商也需尋求突破現階段技術的解決方案，以降低作業成本與提升競爭力。

透過日月光創新、高絕緣性的材料及製程技術，使得微電子積體電路能走向線寬更小、絕緣性更好，及晶片整體效能更加提昇的高階方向發展；並且不斷透過與策略夥伴的合作成功經驗，更能完整地建立起前段與後段的整合服務供應鏈模式，提供客戶從整合晶圓製造、材料至封裝測試的一元化服務效益，創造彼此最大競爭優勢。

（日月光半導體研發部副總）