铜（Cu）与低介电值（Low-K dielectric）晶圆的发展背景

高速、多功能晶片需求量增加

自从1959年基尔比（Jack Kilby）与诺宜斯（Robert Noyce）两人提出积体电路的发展基础后，半导体各项制程技术即不断推陈出新，而作为积体电路中内部连线材料的铝与防止内部连线产生相互干扰、填充在连线之间的二氧化矽，由于其介电常数介于3.9与4.5之间，在内部连线的间距愈趋缩小且信号频率持续增加的趋势下，已无法完全满足新世代积体电路对电气信号传递的需求。因此全球各大半导体厂商除了持续投入铜制程技术开发，低介电常数材料制程也将是提高晶片电性效能另一重要关键技术。

晶片的线径与闸锯不断缩小的趋势

根据ITRS的预测，2007年时积体电路内线径间的间距，将从目前的0.13微米发展到到65奈米；而相对不断增多的金属层，亦可透过的先进的制程技术控制在10层左右，以避免晶圆成本因金属层快速增加而提升。如以功能晶片为例，在透过现今的制程技术只需要8层的金属层，但如果以传统的制程技术，它可能需要多达12层以上的金属层。另外，积体电路内部隔绝连线与连线间之材料的介电常数值也将从现今介于3.0到3.6的数值，降到2007年的2.3到2.7之间。

而晶片效能提升的关键，决定在于RC时间延迟效应，除了透过铜导线制程以降低电阻值（R）外，更需配合电容值（C）的降低以达到所需成效。现阶段各大半导体厂商已开发出各式各样的低介电常数材料，以生产方式来看，它们大致可分为两种，一是利用传统化学气相沉积（CVD）制程来生产，另一种则是采用旋涂（spin-on）的技术，在这两大生产技术中还可再各区分为非有机的材料与有机的材料等。通常来说，采用旋涂技术其介电常数值较低，但它的材料特性却显得较软，介电常数值愈低，即意味着晶圆上的线路层会变得愈软。

铜与低介电常数制程的应用趋势

目前运用铜与低介电常数制程的晶片主要应用在对电性要求高的高频通讯产品上，其他如DDR记忆体、快闪记忆体和绘图晶片、中央处理器及晶片组等产品，也将陆续朝采用铜制程技术及低介电常数材料的方向发展。

铜与低介电常数制程之特性与优势解析

改善RC延迟与电子迁移（electromigration）效应

采用铜与低介电常数值材料做为连线材料，除可大幅改善RC（R：电阻，C：电容）延迟问题外，特别在电子迁移（electromigration）效应方面，提供较铝材料更佳的效能。电子迁移乃是积体电路中的金属连线在相当高的电流密度下，会因电流的瞬时传输使得金属膜中的原子产生移动，特别是在高电流密度的情况下，金属原子的移动会在某些区域形成空隙，而在别的区域形成堆积，因而使导体间产生短路或导体断路的问题。铜导线因比铝导线有较高的熔点与低电阻等特性，其电子迁移效应相对较低，也因此有更佳的可靠度。参考(图一)。

大幅降低30％电阻效应

当晶圆厂在进行铜制程时，两个金属层之间所使用的介层插塞材料也改为电阻性较低的铜，以改善原本使用钨所产生的高电阻问题。一般说来，采用铜制程的晶片，其电阻效应可降低多达30％。

缩短积体电路制程的时间

另外，在制程步骤方面，铜制程亦不同于铝制程，其采用了具一次填入特性的双嵌刻技术，如此可同时完成金属层与插塞之阻障层的制作，大幅简化积体电路的制程时间，为晶圆厂创造最大的时间优势。

《图一 铜铝制程比较》

新制程技术对后段封装所带来的挑战

当半导体制程技术更进一步地缩小，元件间的电容效应同时会相对降低，而电阻的影响也会减少；但对导线而言，电容降低，影响电阻值会大幅提高。因此，晶圆厂如何解决铜与低介电常数材料之间的搭配问题，是降低整体RC延迟的重要关键。

由于铜或低介电常数制程引进新的材料，导致产生诸多与目前在使用中的铝或二氧化矽不同的特性，因而也相对为晶片后段封测制程技术带来新的挑战。然而，在铜与低介电常数制程技术之发展，则需要前段制程与后段封测技术的紧密配合，才能让整体技术更形精进，提供客户完整的解决方案。从技术发展的角度来看，具有与前段制程业者同步发展相对应封测技术能力之厂商寥寥可数，其中皆透过策略联盟的合作方式，共同研发铜与低介电常数制程的最佳整体解决方案。

当积体电路采用铜作为其内部连线的材料时，其焊接垫的材质也应该从过去所采用的铝改为铜；但铜较易氧化的缺点，会影响晶片的可靠度与使用期限，为了避免这种情形发生，有些晶圆厂会配合晶片封装制程的需求，在采用铜制程时，于焊接垫外加一层铝来覆盖着，让现有的封装设备和技术，如超音波打线技术等仍可持续使用，如(图二)。

《图二 铜制程晶圆加盖铝垫图标》

铜与低介电常数值晶圆封装之关键技术

尚未统一的标准值，影响后段封装的成本效益

先前采用铝及二氧化矽的晶圆制程材料，在封装制程中的相关材料参数近似，因此后段封装业者较易于制程掌握；但现阶段晶圆厂所采用的低介电常数值材料样式众多，且标准值尚未统一，所以封装业者便需针对不同客户所采用的低介电常数材料，分别去开发一组封装材料或封装参数来因应。此外，由于各封装业者的能力与制程皆不同，因此即便采用同样的低介电材料，在不同业者的生产线上应用，也会产生不同的结果。

较软的低介电值材质，增加了封装作业进行时的困难度

由于采用低介电值材质的晶圆线路层会比较软，因此其所承受的应力也相对变小了，所以封装制程中进行打线焊接时，需要重新调整部分参数值，但如果放弃打线方式选择覆晶封装，当晶粒封装完成晶片后会产生一定程度的应力，这对后段进行的可靠度测试会带来不良的影响，所以在封装制程中要随之调整相关制程的参数或材料，例如，覆晶的填充材料就要改用应力较低的材料。

更精准的切割技术

未来，对同时采用铜制程与低介电常数材料的晶圆而言，更精准的晶圆切割技术将愈形重要，因为材质相对铝较硬的铜，当被材质相对较二氧化矽为软的低介电常数材料所包围覆盖时，切割刀行进两者交接处时，如果切割刀未能精准地控制，很容易会对铜的部份造成损害。

目前的切割方式是在切割刀的表面沾粘钻石颗粒，再以高速旋转的方式来切割。而日月光已积极开发新的技术，以降低切割时对晶片造成伤害的风险。目前业界开发中的切割方法有雷射、水刀、或雷射水刀等，因为雷射采烧的方式，所以较不会产生应力，而水刀的行进方向是由上往下而非横向前进，所以对铜线造成的伤害较低，但如何成熟及普遍应用这些创新制程，将是未来各大封装厂商的重要目标。

国内封装厂的发展现况

虽然现今晶圆厂采用铜与低介电常数制程的数量仍不普及，但它们可以增进信号传递品质，进而提升整体晶片效能表现的潜力，却是不可忽视。铜与低介电常数制程晶圆吸引了许多前段晶圆厂的投入与开发之同时，由于需要后段封装技术密切的配合，因此后段封装业者也在积极地开发相关的因应技术。

以日月光为例，透过与策略联盟伙伴合作，共同开发出经验证成功之低介电常数IC封测服务，并将该技术应用于QFP、BGA、HSBGA和更先进之覆晶（Flip Chip）产品上，以提供多项电性、结构及散热等解决方案，以满足各项晶片产品的多元封装、测试需求。

另外，针对低介电常数制程所生产出之晶圆材质较软的特性，与低介电常数的制程所带来线​​距缩小的问题，日月光除积极开发较坚固的焊垫结构，也会在近期引进对参数控制的稳定度高、控制灵敏度高的新机台，以提高参数的控制的准确度。

结论

不管是铜制程或低介电常数制程都是以提高晶片的电路信号传递品质为目的，因此已被视为未来最具潜力的半导体技术。此新制程极需前段与后段制程的紧密合作，因而成为半导体业同共面对的研发课题。但在面对广大的市场需求时，专业封装服务厂商也需寻求突破现阶段技术的解决方案，以降低作业成本与提升竞争力。

透过日月光创新、高绝缘性的材料及制程技术，使得微电子积体电路能走向线宽更小、绝缘性更好，及晶片整体效能更加提升的高阶方向发展；并且不断透过与策略伙伴的合作成功经验，更能完整地建立起前段与后段的整合服务供应链模式，提供客户从整合晶圆制造、材料至封装测试的一元化服务效益，创造彼此最大竞争优势。

（日月光半导体研发部副总）