因應高階晶片的需求量大增，與其對小面積、高輸出(I/O) 、高散熱、低雜訊等特性的產品需求，後段封裝製程不斷朝向縮小晶片體積或在同等晶片面積內整合更多功能以提高I/O數量，及降低成本考量的方向發展，其中「細間距封裝」（fine pitch bonding）技術，由於具備上述條件之優勢，並在技術方面演進日趨精密，其重要性因而與日俱增。

細間距封裝技術發展背景

高階晶片需求量增加

近年來網路、通訊、消費性電子產品及可攜性裝置等科技產品快速成長，為擺脫產品笨重、體積龐大的束縛，各類產品朝輕薄短小的趨勢進展，對IC晶片的小面積、高積度與高散熱率的需求日增，採用系統化高階晶片的比率也相對增加。

為因應這股發展趨勢，高階晶片的設計皆朝向降低耗電量、縮小體積與多功能整合的趨勢發展，為符合這項需求，各高階晶片設計公司不斷強化複合技術與系統解決方案能力。為滿足整合元件大廠與晶片設計公司相關的需求，全球主要專業代工大廠無不積極發展更精進的封裝與測試技術，以共同突破研發技術上的瓶頸。

先進封裝技術，符合產品需求

結構完整的台灣半導體產業，不但為全球半導體製造市場提供綿密的半導體製程供應鏈，同時持續發展高附加價值的高階製程。隨著電腦晶片、繪圖晶片、通訊網路與藍芽晶片等注重輕薄短小產品的快速發展，同時為因應線幅微縮的發展方向，後段封裝技術亦不斷強化封裝間距縮小的能力，以配合日益縮小的晶粒面積，細間距封裝技術也應運而生。

近年來IC晶片設計隨著功能增強、尺寸小型化的需求，高I/O腳數及縮小晶粒銲墊尺寸與間距的設計，已成為IC發展的趨勢，也使得細間距封裝技術的重要性與日俱增。而細間距的封裝技術主要是為了搭配IC設計公司整合多功能的設計與上游晶圓廠的製程技術，現階段前段製程的線幅由0.35微米漸次縮小為0.25微米、0.18微米至0.13微米，線幅每一階段縮小，後段封裝打線間距也須跟著縮小85％，因此對封測廠商而言，晶片面積縮小的效益可直接反應在大幅提升的成本競爭力上。

細間距封裝的特性與應用趨勢

特性與優勢

基本上，細間距封裝具有使IC晶片體積縮小和晶片功能增加之特性與優勢。

1. 晶片體積縮小，降低生產成本：

由於採用細間距封裝，可在更少的晶粒體內容納同樣的I/O數，於是在同樣大小的晶圓可產出的晶粒數量也相對增加，使得前段高階晶片複雜功能所需的高I/O數才有實現的可能。由於每片晶圓能切割出的晶粒增多，生產的成本相應降低。

2. 晶片功能增加：

以細間距封裝技術作後盾，IC單位面積的積集度大幅增加，I/O數也增多，晶片內電路的內部連接數更是連帶倍增，因此在相同單位晶片面積中涵括的功能能夠大幅提昇。

3. 應用趨勢：

IC晶片單位面積的電路積集度增加，使同樣面積大小的晶片功能擴增時，晶片的I/O數也相對增加，此時細間距封裝技術便成為合乎成本與效能的極佳封裝選擇。因此，這項技術可說是科技產品追求輕薄短小、高效能與低成本的關鍵解決方案，相當適合應用於多功能整合IC，如晶片組和顯示卡上的繪圖晶片等。

因此，現階段包括晶片組、繪圖晶片、網路晶片、藍芽晶片等產品，在縮小體積的趨勢，以及在晶圓製造方面朝向0.13微米的製程邁進之際，後段封裝製程同時也發展相應的細間距封裝技術，以符合市場供需。目前，細間距封裝的應用領域包括多功能整合IC及如網路晶片、DVD Player晶片組、DVD-ROM晶片組、CD-RW晶片組以及藍芽晶片等主流高階產品。

細間距封裝技術解析

所謂的「細間距封裝技術」，即是當產品進行封裝時，在微小的銲墊上運用對打線弧度具極高精準度的銲線機台、金線(gold wire)、瓷嘴銲針加以銲接的精準銲接過程。而究竟多小的銲接間距可被歸類為細間距封裝，事實上並沒有一定的標準範圍，而是在不同時間點上，依照當時的技術水準，而有不同的定義與規範。舉例來說，大約在2年前，60微米的間距即可稱為細間距封裝，但現今的細間距標準則介於45至50微米間，未來則朝向40微米以下的間距邁進。

以整個封裝的演進而言，可概分為以下4大階段：

1. PDIP封裝型態：

其為最早期採用的的IC晶片封裝技術，封裝時其引腳長在IC兩邊，數目大約在8至48隻之間，封裝後的體積相對較大，銲墊（pad）的間距多半在110微米以上。

2. QFP封裝型態：

隨著技術的革新，封裝型態逐次演進至運用IC四邊長引腳，引腳數最多為304隻，銲墊間距則落在60至110微米之間。

3. BGA封裝型態：

近年來，隨著IC晶片設計功能增強與尺寸小型化的需求，I/O腳數的不斷增加，封裝型態由導線架（lead frame）產品QFP，轉而成為使用基板（substrate）的閘球陣列封裝技術（BGA），而晶粒（die）上的銲墊（pad）尺寸與間距也隨著縮小，從80微米降至60微米以下，由此邁入「細間距封裝技術」的世代。

4. Flip Chip封裝型態：

隨著市場對高度電性和散熱效能產品之需求日增，覆晶封裝（flip chip）也應運而生，並日漸受到市場的注目。覆晶技術為典型的晶圓級封裝，以晶片凸塊（bump）與基板（substrate）連結而取代打線，能克服高I/O需求的產品，適用於I/O數在1000以上的產品，其優勢在於，能大幅提高產品的電性效能及散熱效能。

雖然覆晶技術能在電性和散熱能力能達到極佳的效能，然而在高成本與其他相關量產條件的考慮下，目前對於500至700腳數的產品而言，細間距技術仍然是優先的選擇。目前細間距封裝技術可分成單層銲墊設計、雙層銲墊設計和三層銲墊設計技術，其技術特點分述如下：

1. 單層銲墊設計（In-line Pad Design）

單層銲墊即是在晶粒四周僅有一排銲墊，由於間距縮小I/O數量增加，銲接區（from pad to lead）在有限的空間裡導線密度增高且線徑變小，增加了封膠時沖線的可能性，因此在打線接合、封膠等流程間，必須嚴格控管，以達成穩定的封裝生產良率。目前量產的單層銲墊設計最小間距為50微米，使用導線的直徑為20微米。

《圖一　單層銲墊設計》

2. 雙層銲墊設計（Staggered Pad Design）

雙層銲墊設計是指晶粒的四周具有兩排銲墊，兩排銲墊相互交錯，使得晶粒的電路設計能夠更緊密，如此一來，在更少體積的晶粒中，容納相同的I/O數；或是在同樣大小的晶粒中，可整合更多I/O數。

此外，為避免電路短路效應，內層的導線和外層的導線以不同的導線高度（Loop Height）彼此隔離。目前量產的雙層銲墊設計單排間距最小為70微米，使用導線的直徑為28微米。

《圖二　雙層銲墊設計》

3. 三層銲墊設計（Tri-tiers Pad Design）

三層銲墊設計是指晶粒的四周具有三排銲墊，三排銲墊相互交錯，使得晶粒的電路設計更加緊密，在更少體積的晶粒中，容納相同的I/O數；或是在同樣大小的晶粒中，可整合更多I/O數。

為避免電路短路效應，內層、中層和外層的導線必須以不同的導線高度相互隔離。目前量產的三層銲墊設計單排間距最小為75微米，使用導線的直徑為28微米。

《圖三　三層銲墊設計》

細間距封裝技術挑戰與發展現況

為追求更大幅的成本降低，細間距封裝技術的進展也需不斷精進，以符合晶粒設計整合高I/O數的要求。早期的單層銲墊（In-line Pad）與雙層銲墊（Staggered Pad）技術，因受限於銲墊的緊縮設計，以及封裝上的設備及材料性質的能力極限，而產生銲線接合強度不良，沖線值提高及可靠度不足的情況，使其已經無法滿足高I/O的IC設計進展，因此為提昇良率與高品質下更積極發展多層銲墊設計之先進技術使其銲線良率提昇。

然而在細間距技術製程中，需面對以下各項關鍵製程技術：

1. 基板的接腳間距（inner lead pitch）縮小

由於採細間距設計的IC晶粒體積會較為縮小，使得從銲墊延伸而出的導線長度相對變長且又必須使用較細的導線直徑，因而提高了銲線與封膠的困難度。以日月光來說，在改善製程良率方面即將基板上的接腳間距往內縮，使接合點( from die pad to lead of substrate)的間距減至最少，同時其對製作基板時的光罩和蝕刻能力也掌控得宜，以獲得最佳的線寬比。

2. 瓷嘴銲針的設計

瓷嘴銲針的設計須同時考量銲墊的間距（pad pitch）當銲墊的間距愈細則瓷嘴銲針的尺寸也相對的愈來愈小，因此銲針的設計與高精度尺寸控制將直接影響製程的穩定性。另外，如何強化瓷嘴銲針材質的強度與能量傳輸效果，則是另一個考量的重點。製程中由於銲墊的間距縮小使得銲線的高度降低，以避免瓷嘴銲針的撞擊和導線受損的狀況發生，因此拉線時角度與弧度需嚴謹控制。日月光已成功發表三層銲墊（tri-tiers pad）封裝技術，這是對其在拉線角度與瓷嘴銲針拉線時導線弧度之控制具有成熟經驗的證明。

3. 封膠過程的控管

IC晶片進行封膠時，是以高溫的黑膠液體灌注到打好導線的晶片與基板上，因此當導線間的距離更近時，若是黑膠的材料不妥，溫度失調、或是速度控制不當，都將引發沖線問題，造成IC晶片封裝的瑕疵。針對此點，日月光強調在製程方面需有最佳的封膠方程式，才能在黑膠材料上、溫度調整與模流控制參數處理方面做好謹慎控管。

細間距技術未來發展潛力

以封裝產能而言，目前國內前5大封裝廠的產能利用率均在6成以上，國內大廠如日月光、矽品在細間距封裝技術的高階封裝產能已出現滿載情形。以日月光而言，目前其打線機數量已超過2000台，同時也不斷增加中，以因應不斷擴充的產能需求。

細間距封裝技術演進至今，各家封測大廠無不在銲墊設計與間距微縮上進行突破，根據調查統計資料顯示，目前間距小於60微米的IC晶片比例佔4％，至2006年時，將可成長至28％；若是以瓷嘴銲針（capillary）（細間距封裝技術製程中的拉線工具）的消耗量觀察，間距為60微米佔13％、50微米佔10％、40微米佔9％、30微米則佔3％，由此可以看出細間距封裝技術扮演的角色日益吃重。

由此可見，細間距封裝技術的發展仍有相當大的成長空間。一般而言，對於I/O數在500至700的產品，細間距封裝技術皆是兼具低成本與高效能的最佳選擇；然而，如果IC在設計上具1000以上I/O數，以及高度電性與散熱效能之需求時，則需轉而採用成本較高的覆晶封裝（flip chip）技術，而這也將是半導體產業的另一項重大課題。現階段後段的封測廠商仍然應該把握細間距封裝技術快速成長的發展潛力與可降低總體成本的優勢，在不影響電性表現的前提下，尋求突破現階段技術瓶頸的解決方案，使細間距封裝技術朝更先進的製程方向邁進！

(作者為日月光半導體研發部副總)