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以SystemVerilog语言提升EDA工具设计产能
专访新思科技行销部门资深总监Steve Smith

【作者: 王岫晨】2006年04月01日 星期六

浏览人次:【5482】

SystemVerilog目前已经渐渐成为设计与验证的主流语言,许多厂商在其产品设计中都采用这样的标准。目前全球估计已有超​​过150家厂商采用SystemVerilog,而许多先进设计与验证工程师也开始在standardization process中使用此种语言。


SystemVerilog是国际电机电子工程学会(IEEE)近期所通过的电子设计的新标准语言。过去IC设计厂商普遍采用的设计语言主流为Verilog,而SystemVerilog则是Verilog的延伸与扩充版本。 SystemVerilog可广泛应用于新一代的先进电子产品硬体设计、规格开发及验证等流程上。


《图一 新思科技营销部门资深总监Steve Smith》
《图一 新思科技营销部门资深总监Steve Smith》

对于开发EDA(Electronic Design Automation)工具的厂商来说,当SystemVerilog成为标准语言之后,可以藉由支援SystemVerilog开发更多的EDA工具,来符合客户的设计需求。根据统计,目前以SystemVerilog语言为基础所开发出来的EDA工具及解决方案已经超过75种,预料在IEEE通过SystemVerilog语言成为业界的标准后,会有更多的业者投入相关工具的研发,以增进不同EDA工具之间的相容性,这对于IC设计产业的发展来说也将有非常大的帮助。
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