一些晶片大厂近期宣布在其逻辑晶片的开发蓝图中导入晶背供电网路（BSPDN）。比利时微电子研究中心（imec）于本文携手矽智财公司Arm，介绍一种展示特定晶背供电网路设计的设计技术协同优化（DTCO）方案，其中采用了奈米矽穿孔及埋入式电源轨来进行晶背布线。他们展示如何在高效能运算应用充分发挥该晶背供电网路的潜力，并介绍在标准单元进行晶背连接的其它设计选择，探察晶背直接供电方案所能发挥的最大微缩潜能。

长久以来，讯号处理与供电网路都在矽晶圆正面进行，晶背供电技术打破了这种传统，把整个配电网路都移到晶圆背面。矽穿孔直接让电力从晶背传输到晶圆正面，电子就不用经过那些在晶片正面且结构日益复杂的后段制程堆叠。

晶背供电技术：改变新一代逻辑晶片规则

晶背供电网路（BSPDN）的目标是减缓逻辑晶片正面在后段制程所面临的壅塞问题，而且还能透过设计技术协同优化（DTCO），在标准单元实现更有效率的导线设计，进而协助缩小逻辑标准单元的尺寸。晶片系统也可望因此受惠，系统级（system level）逐渐受到功率密度增加和供应电压猛降（IR压降遽增）的影响。

由于晶背供电技术的导线能采用更大尺寸与更小电阻的设计，晶背供电网路据信能大幅降低晶片的IR压降。这将方便设计人员把稳压器与电晶体之间的功率损失控制在10%以下。利用晶圆接合技术，还有望实现像是逻辑与记忆体堆叠等3D系统单晶片的设计。

图一 : 晶背供电网路的示意图：它能把供电与讯号网路分离。

2019年，imec率先提出晶背供电技术的概念，并与矽智财公司Arm合作，量化其系统级优势。同时，作为一套考量布线环境的导线设计方案，晶背供电网路也纳入了imec展望2奈米以下的技术节点蓝图。近期，一些晶片大厂宣布将在其新一代逻辑晶片的商业量产制程中导入晶背配电技术。

晶背供电网路的特定应用：奈米矽穿孔连通至埋入式电源轨

晶背供电网路带给晶片制造一些全新的制程步骤及整合挑战，包含像是基板极薄化、微米或奈米矽穿孔制程、晶圆背面与正面对准，以及晶背制程带给前端制程主动元件的影响。这些整合流程和各自带来的挑战都在一篇E. Beyne等人受邀于2023年IEEE国际超大型积体电路技术研讨会（VLSI Symposium）发表的论文中进行探讨。

利用上述制程步骤，imec在2022年IEEE国际超大型积体电路技术研讨会（VLSI Symposium）上以实验展示了一种特定的晶背供电网路（BSPDN）设计，也就是搭配埋入式电源轨（ BPR）的晶背供电技术。埋入式电源轨是一种深嵌在晶片前段制程的垂直导线，与标准单元平行。

利用这些电源轨，imec能把微缩化的FinFET元件连接到晶圆的正面与背面。电源经由深度为320奈米的奈米矽穿孔从晶背传输至间距仅200奈米的埋入式电源轨，还能毫不占用标准单元的空间。晶背制程也并未损害到FinFET元件的前端性能。

图二 : 此穿透式电子显微镜（TEM）图显示了微型FinFET测试元件与晶圆正面及背面相连（发表於2022年IEEE国际超大型积体电路技术研讨会）。

区块级评估：高密度或高性能应用？

上述研究聚焦的是晶背供电网路及标准单元级（standard cell level）的电晶体连接性，imec和Arm也已着手进行下一步：把研究范围扩展到区块级（block level），其代表着积体电路的更大单位，也是晶背供电网路能完全发挥其优势的所在。针对晶背供电网路整合埋入式电源轨的设计，他们研究了其能否在区块级提供比设于晶圆正面的供电网路（PDN）还要高的电源完整性。

藉由设计技术协同优化（DTCO）来进行区块级评估能算出晶片上的IR压降，亦即量化供电效能的主要指标。该数值还能显示该供电网路对积体电路的影响程度，包含量化其在功耗、性能及尺寸（PPA）方面的影响。这项研究还能针对特定运作状态，指出优化该供电网路的调整方法。

在高密度的逻辑运作状态下，晶背供电网路设计已然胜过设于晶圆正面的供电网路设计。高密度逻辑元件的优化设计会尽可能做到最省电并缩小尺寸。这点在采用奈米片架构的元件上能透过奈米片宽度最小化来实现。但在高性能逻辑元件上，目前还未取得晶背供电网路所能带来的性能升级数据。高性能逻辑元件锁定的是快速开关和高驱动电流，通常采用较宽的奈米片元件和较大的临界电压。这类的逻辑元件对功率密度的要求也比高密度逻辑元件还更严格，因此，晶背供电网路所能带来的效益预计更具影响力。

整合晶背供电网路和埋入式电源轨 实现高性能逻辑晶片的区块级升级

在一篇于2023年IEEE国际超大型积体电路技术研讨会（VLSI Symposium）发表的论文中，imec和Arm利用一款Arm推出的64位元高性能处理器来评估（晶背）供电网路所带来的影响。该评估锁定了三种不同的供电网路设计：传统的晶圆正面供电（M0 PDN）、晶圆正面供电搭配埋入式电源轨（BPR PDN），以及晶背供电网路搭配连接到埋入式电源轨的奈米矽穿孔（BSPDN）。

为了确保能实现高性能运算区块的现实应用，还开发了高性能版本的imec 14埃米（A14）奈米片制程设计套件（PDK）。我们也套用了一款内部研发的分析模型，并结合了实体设计框架，以评估区块级的功耗、性能及尺寸并验证IR压降。

与晶圆正面供电网路相比，该晶背供电网路能在不影响能耗的情况下使其频率提高6%和尺寸缩小16%。与晶圆正面供电网路搭配埋入式电源轨的设计相比，则是频率提升2%、尺寸缩小8%和能耗降低2%。

图三 : 比较晶背供电网路及两种晶圆正面供电网路（设於M0金属层的供电网路、搭配埋入式电源轨的供电网路）在宽闸极间距（36CPP）及窄闸极间距（24CPP）、低频及高频运作状态下的核心电路面积。在性能开始下降前，晶背供电网路的核心电路面积能够缩小（发表於2023年IEEE国际超大型积体电路技术研讨会）。

研究人员为评估IR压降设立了功率损失的最大容许值，即35mV，相当于10%的额定供应电压（V_DD + V_SS）。在应用晶背供电网路时，该IR压降值在奈米矽穿孔的间距为4~6μm时实现，这也代表电源「接通」时的间距。不过在另外两种晶圆正面的供电网路上，只有极窄间距（或CPP）才能把IR压降控制在这个目标范围内，导致处理器的性能下降。

针对晶背供电网路，imec团队也研究了进一步改良其电源完整性的方法，例如透过改变奈米矽穿孔的材料。以钌（Ru）取代钨（W）来制造奈米矽穿孔能降低其电阻，进而改善IR压降，将其减少23%。

简言之，在高效能运算应用上，晶背供电网路能充分发挥其潜力，提升区块级功耗、性能和尺寸并降低IR压降。

图四 : 各种连接方案的模拟结构图：中段制程矽穿孔封装（TSVM）及三种晶背直接供电方案（发表於2023年IEEE国际超大型积体电路技术研讨会）。蓝色为电源及叁考电压（VDD + VSS）；浅蓝色为中段制程的M0金属层；深蓝色为後段制程的M1金属层；黑色为通孔；红色为闸极；浅绿色为（主动式）奈米片及介电隔离层；深绿色为接触金属（CT）。

扩充标准单元级的晶背供电方案

目前为止，我们探讨的晶背供电网路只有一种，那就是利用与埋入式电源轨相接的奈米矽穿孔把电源从晶圆背面连接到晶圆正面。一条小通孔从埋入式电源轨连接到中段制程（M0A）导线的底部，以连接标准单元级的电晶体。

除了这种埋入式电源轨设计，研究人员也在探索其它能在标准单元实现晶背供电的导线设计方案。 imec在2023年IEEE国际超大型积体电路技术研讨会（VLSI Symposium）上讨论另外两种奈米片电晶体的连接方案。选在中段制程进行矽穿孔封装（TSV-middle；TSVM）时，一条长型通孔能在无需埋入式电源轨的情况下，把晶背的M1金属层连接到M0A金属层的那面。

第二种更先进的做法是由一条通孔直接把奈米片源极和汲极的磊晶底部连接到晶背的M1金属层。这种晶背直接供电（direct backside connectivity；BSC）的连接方案有三种不同类型，主要差别在于接点的面积大小。磊晶型晶背直接供电（epi BSC；BSC-E）的通孔直接连接到源极和汲极磊晶的底部，而接触金属型晶背直接供电（BSC-M）的通孔则与接触金属（metal contact）相连。第三种是加宽版接触金属型晶背直接供电（BSC-M*），为BSC-M的延伸版本，除了缩小闸极的蚀刻范围，还要增加奈米片（作为主动元件）的宽度（W_NS）。

不同的连接方案具备不同的特性，例如奈米片宽度，分别对电性及标准单元的微缩潜能产生不同的影响。一般来说，从采用中段制程矽穿孔封装到埋入式电源轨，再到晶背直接供电，元件会越来越紧凑，整合难度也会更高。但我们也预期随着逻辑元件的微缩化，虽然整合复杂度会增加，但在功耗、性能及尺寸方面将能获得更多优势。

实现晶背直接供电

在2023年IEEE国际超大型积体电路技术研讨会（VLSI Symposium）上，imec锁定采用2奈米及1.4奈米（即14埃米）奈米片技术的高密度（2奈米6轨和1.4奈米5轨）和高性能（2奈米7轨和1.4奈米6轨）逻辑晶片设计，针对不同的晶背供电方案提供了各自在功耗、性能、尺寸和微缩潜能方面的数据[4 ]。先前用来评估性能的主要指标是环型振荡器的模拟频率，以有效驱动电流和有效电容的比值（I_eff/C_eff）来表示。

在2奈米的高性能逻辑晶片上，采用最多轨设计的7轨标准单元，不论采用哪种连接方案，工作频率都几乎相同。但当微缩到1.4奈米时，中段制程矽穿孔封装方案仍能采用于6轨设计，不过与埋入式电源轨方案相比，速度减慢了8.5%。整体来说，加宽版接触金属型晶背直接供电方案显然胜过其它的连接方案，例如速度比埋入式电源轨还快了5%。

至于2奈米的高密度逻辑晶片，其轨道高度比高性能逻辑晶片还要小（6轨），所以采用不同连接方案的运作频率差异会更大。当微缩到1.4奈米5轨设计时，中段制程矽穿孔封装不再适用，只能考虑埋入式电源轨和晶背直接供电这两种方案。在这种情况下，埋入式电源轨和加宽版接触金属型晶背直接供电方案之间的奈米片宽度差异所带来的影响更大，而后者显然是赢家，速度比埋入式电源轨快上8.9%。

图五 : 在高性能逻辑晶片（2奈米7轨、1.4奈米6轨）和高密度逻辑晶片（2奈米6轨、1.4奈米5轨）上采用不同的连接方案，模拟其环型振荡器频率的结果。

总而言之，虽然中段制程矽穿孔封装方案更占空间，但对于较大的标准单元设计（例如2奈米7轨的逻辑晶片）来说还是不错的选择。然而，就尺寸和能耗的微缩潜能来说，埋入式电源轨和晶背直接供电方案更具潜力。在较少轨道的标准单元设计上，加宽版接触金属型晶背直接供电方案因为具备更大的奈米片宽度和接点面积，所以明显胜过其它方案。但是这套方案除了具备性能优势，还要考量整合方面的技术挑战也会更大。

imec团队目前在努力进行不同晶背连接方案的技术展示，也与Arm合作评估区块级的功耗、性能及尺寸。

未来展望

矽晶圆的背面经久未用，而供电会是其首开的应用实例。与此同时，imec携手其业界伙伴共同探索其它能移到晶背运作的元件功能。例如，全域导线和时脉讯号分配。供电网路是一种特别针对电阻最小化进行优化的导线，但时脉分配或其它类型的讯号具备不同的特性，所以晶背的其它应用将会探讨不同的面向。 imec正在研究功能性晶背（functional backside），或称为晶背2.0（backside 2.0），可能要面临哪些挑战，又能带来哪些契机。（本文作者Julien Ryckaert为imec逻辑晶片技术研发副经理；编译／吴雅婷）