Altera近日宣布，推出首款支持RapidIO 2.1规范的硅智财（IP）核心。Altera的序列RapidIO IP核心可支持多达四条信道，每条信道速率为5.0 GBaud，进而满足了无线和军用市场日益增长的带宽和可靠性需求。该IP核心专门针对拥有多个嵌入式收发器的Stratix IV FPGA而优化，并得到了Quartus II软件版本9.1的支持。

RapidIO 2.1规范在许多应用中均可实现高达20 GBaud速率的高性能，其中包括新一代无线基地台、高性能军事系统和DSP数组（farm）。RapidIO 2.1规范支持采用Altera全套序列RapidIO解决方案，其包括一个向后兼容RapidIO 1.3规范的终端IP核心、参考设计、应用手册、测试平台，以及一些领先的数字信号处理器和交换器厂商的互操作性报告。该序列RapidIO IP核心已获得RapidIO商业协会的总线功能模型质量认可，同时还获得了Altera 40-nm Stratix IV GX及Stratix IV GT FPGA和HardCopy IV GX ASIC的支持。