Mentor今（20）天宣佈其Mentor CalibreR nmPlatform 與Analog FastSPICE (AFS) 平台已通過台積電7奈米 FinFET Plus 與最新版本的5奈米FinFET製程認證。此外，Mentor 持續擴展Xpedition Package Designer 和Xpedition Substrate Integrator 產品的功能，以支援台積電的先進封裝技術。

台積電設計建構行銷事業處資深處長Suk Lee表示：「台積電正與Mentor密切合作，藉由提供更多的功能在其EDA解決方案以支援我們新的5奈米與7奈米FinFET Plus製程，Mentor持續在台積電生態系統中帶來更高的價值。Mentor是我們多年來的重要策略夥伴，憑藉著西門子將持續為Mentor的電子設計自動化(EDA)技術進行策略性投資，將可協助雙方的共同客戶更成功地把新一代令人驚豔的IC技術創新帶到市場。」

適用於台積電5奈米與7奈米 FinFET Plus製程的Mentor Calibre nmPlatform

Mentor增強了Calibre nmDRC? 與 Calibre nmLVS?工具，以支援台積電7奈米FinFET Plus製程與最新版本的5奈米FinFET製程。Mentor持續提供台積電客戶所需的功能性與效能，以助其達到製造需求。Calibre nmDRC和Calibre nmLVS工具已可提供雲端服務，並且可有效運用於數千個CPU數量的伺服器方案供客戶使用。

Mentor的Caliber YieldEnhancer工具已通過台積電5奈米與7奈米 FinFET Plus製程認證。 Mentor和台積電已開發獨特的填充程式庫，可透過緊密控制填充形狀的位置來達到製造要求。結合Calibre YieldEnhancer工具的功能與台積電的Calibre填充設計套件(Fill Design Kit)，可把填充率(insertion rate)提升至最高。

Calibre PERC? 可靠性平台不僅已通過台積電5奈米與7奈米 FinFET Plus製程認證，並新近增強了為台積電開發的PERC電路限制檢查，以協助台積電的客戶提升其設計的可靠性。

Mentor強化設計工具，以支援台積電的InFO_MS堆疊技術

Mentor持續增強其工具組合，以支援台積電的 InFO_MS(整合式扇出基板上記憶體)先進堆疊封裝技術。

除了能建立並管理複雜的元件間連接性，以及作為Xpedition Package Designer佈局的關鍵自動化功能之外，Mentor的Xpedition Substrate Integrator還擴展其功能，可以自動生成原始網表，以供Calibre 3DSTACK連接性檢查之用。

用於LVS、Calibre nmDRC的Calibre 3DSTACK?、用於介面耦合電容萃取的Calibre xACT、以及用於點對點(P2P)檢查的Calibre PERC工具也是TSMC InFO_MS參考流程的一部分。 這些增強功能為TSMC InFO_MS設計流程提供了全面性的建置和驗證解決方案。

適用於台積電5奈米FinFET 與7奈米FinFET Plus製程的Mentor AFS平台

FS平台，包括 AFS Mega 電路模擬工具，已通過台積電7奈米 FinFET Plus製程與最新版本的5奈米 FinFET製程認證。全球領先半導體業者的類比、混合訊號與射頻(RF)設計團隊都將能獲益於採用AFS平台，來驗證其採用最新台積電技術設計的晶片。

Mentor的IC部門執行副總裁Joe Sawicki表示：「Mentor很榮幸能與台積電合作繼續提供關鍵技術，讓我們的客戶可以更快地把IC創新推向市場。今年，台積電和Mentor共同提供解決方案，為我們的共同客戶提供越來越多的設計途徑，以便能夠快速為行動、高效能運算、汽車、人工智慧和物聯網/可穿戴市場開發晶片方案。」