Altera發表Stratix II GX──第三代搭載嵌入式序列收發器的FPGA。Stratix II GX FPGA針對最佳訊號完整性進行設計，為高速序列收發器應用和通訊協定提供可編程解決方案。Stratix II GX FPGA整合速度快、密度高的FPGA架構，低功耗收發器數量達20個，工作速率在622Mbps至6.375Gbps之間，滿足高速設計的需求。

Altera根據客戶需求和今後的協定發展趨勢，選擇Stratix II GX收發器的資料範圍。收發器模組支援多種應用的通訊協定，包括PCI Express、序列資料介面（SDI）、XAUI、SONET、Gigabit乙太網路、SerialLite II、Serial RapidIO和通用電氣介面6Gbps長距離和短距離（CEI-6G-LR/SR）等，節省邏輯資源，簡化通訊協定支援。此外，設計人員利用Altera的系統解決方案（包括矽智財（IP）、系統模型、參考設計、訊號完整性工具和支援附件等），可迅速的完成設計。

Stratix II GX FPGA所具有的特性可幫助設計人員簡化其高速通訊協定系統設計。這些特性包括，多重Gigabit收發器模組︰Stratix II GX FPGA提供20個全雙工通道，直接工作在622Mbps至6.375Gbps之間，採用過取樣技術，可在270Mbps上的速率工作；訊號完整性︰Stratix II GX收發器採用晶片內動態可編程發送預加重、接收等化和輸出電壓控制技術以最佳化眼圖。而且，透過改進的封裝和晶片設計最佳化技術，可設計實現標準I/O同等級中最佳的訊號完整性。

低功耗收發器︰Stratix II GX FPGA收發器在每通道6.375Gbps時，功耗僅為225mW；收發器PLL和時鐘模式︰Stratix II GX FPGA在四個區域佈置其收發器，每個由兩不同時鐘來源驅動，每個時鐘來源可採用一個高速和一個低速鎖相迴路（PLL）。這種時鐘和PLL組合支援四種不同的資料速率，與競爭元件採用的單個PLL相比，能夠降低功耗；等價邏輯單元（LE）數量高達13萬2540個，嵌入式記憶體達到6.7Mbits︰Stratix II GX元件的高密度嵌入式記憶體完善了收發器的性能，提高了頻寬。