Mentor Graphics（明導）公司宣佈，Calibre nmPlatform已通過TSMC 10nm FinFET V0.9製程認證。此外，Mentor Analog FastSPICE電路驗證平臺已完成了電路級和元件級認證，Olympus-SoC數位設計平臺正在進行提升，以幫助設計工程師利用TSMC 10nm FinFET技術更有效地驗證和優化其設計。10nm V1.0製程的認證預計在2015年第4季度完成。

Mentor Graphics獲得TSMC 10nm FinFET 製程技術認證

Mentor Graphics結盟TSMC為雙方客戶採用的10nm FinFET技術新增了一系列新功能，其中包括先進製程的雙重曝光、DRC檢查、TSMC全著色電路佈局方法具體化，以及使用Calibre nmDRC和 Calibre RealTime產品提高電路佈局生產效率。為提升FinFET元件和多重曝光佈局的電路模擬，我們在 Calibre xACT中導入了新的寄生電路參數抽取模型，並對 Calibre nmLVS的元件參數抽取進行優化。針對10nm 級的可靠性要求，Calibre PERC已增加P2P電阻和電流密度（CD）檢查，有助於釐清電氣故障的根源。對於可製造性，Mentor Graphics針對 Calibre YieldEnhancer的SmartFill 功能進行擴展，以期其能達到TSMC 10nm的填充要求。

「Mentor Graphics與TSMC一直以來都攜手合作，以確認在先進技術上的挑戰並予以解決，」Mentor Graphics公司Design to Silicon事業部副總裁兼總經理Joseph Sawicki表示：「雙方的合作有助於我們共同的客戶準時推出符合規格的設計並為全球市場提供更具競爭力的產品。」

「我們與Mentor Graphics保持長期合作關係，為一代又一代的製程提供創新性解決方案，」TSMC 設計基礎架構行銷部高級總監 Suk Lee表示：「TSMC 與 Mentor Graphics 針對 10nm FinFET 技術的合作有助於雙方客戶充分利用此突破性3D電晶體技術的功率、性能和密度優勢。」

Analog FastSPICE（AFS）平臺（包括 AFS Mega）多種類型的參考電路已通過 TSMC 10nm FinFET 製程技術SPICE 模擬工具認證方案，而元件級別的認證正在進行中。Analog FastSPICE 平臺為大規模奈米等級類比、RF、混合信號、記憶體和客製化數位電路提供了快速而準確的電路驗證。對於嵌入式 SRAM 和其他基於陣列的電路，AFS Mega 可提供精確的模擬結果。

Mentor Graphics 和 TSMC 同時還攜手在 Olympus-SoC 佈局和佈線平臺上支援10nm 全著色設計方法。Olympus-SoC 改進其功能，以支援 10nm 平面規劃、佈局和佈線要求包括多尺寸最小佈局單元和跨行約束感知標準單元佈局、通孔1的預著色佈線(pre-colored routing for via1)、著色感知最小面積規則和增量化設計規則，同時還能兼顧到製程的變異情況。

Mentor Graphics 還對產品進行了調整以簡化多製程技術的設計和驗證流程。例如，SmartFill ECO 填充流程可幫助設計工程師應付其最後的設計變更。Calibre 工具的多重曝光功能採用的全新多重曝光圖表簡化技術可減少執行時間和除錯工作。Mentor Graphics 偕同 TSMC 對 Delta-V 檢查的可用性和速度進行優化，使用 Calibre nmDRC 產品和 Calibre RealTime 工具可協助客戶應付 DRC 和雙重曝光日益複雜的檢查。設計工程師可利用TSMC Sign-off Calibre 產品平臺的Calibre nmDRC 工具，並結合 Calibre RealTime 產品來提升效率並降低整體的 TAT。Mentor Graphics 與 TSMC 持續合作，確保為雙方客戶提供的 EDA 工具不僅可針對最新的製程技術進行優化，而且可為其他尖端的技術精簡流程。