益華電腦（Cadence）於元月中旬宣佈Crest Microsystems公司使用Cadence的SP＆R晶片設計工具，在該公司為網路應用設計的一顆全新ASIC晶片上，快速地達到時序收斂（Timing Closure）的成果。Crest的工程師成功地以Cadence的Physically Knowledgeable Synthesis, PKS）實體認知合成與Silicon Ensemble PKS（SE－PKS）最佳化佈局與繞線（Place and route）工具製作並交付一個boo pins（腳位）與30萬邏輯閘的晶片光罩（Tapeout）給其晶團代工廠生產。

益華電腦表示，Crest的管理階層對Cadence SP&R的超強運算能力與無懈可擊的精確度，給予非常高的評價。該公司的設計團隊也推崇SP&R在對設計0.25微米及更小製程的ASIC晶片過程中，所提供的全面性時序收斂控制與達成效果。Crest在計此一新晶片時，曾面臨許多如高腳數大電流核心輸出入介面以及極其複雜的時脈需求等困難挑戰。然而在PKS工具的協助下，卻將預繞線與後繞線的時序誤差控制在3%之內，創造出難以想像的優異結果。

益華電腦又進一步表示，針對這顆特定的高速ASIC，Crest把結合掃瞄（DFT）的閘電路清單（Netlist）交予PKS作佈局，整體繞線，最佳化確認，漸增式時序調整，時序設限與修正等實體設計步驟。Cadence的SE-PKS與PKS最後在這顆30萬閘數的ASIC晶片上，完成由五個時鐘（Clock）位域中的最高階限制條件所驅動的超過133MHz高速效能。這樣的結果主要歸功於SE-PKS能自動判斷須緊跟I/O框架的Boundry Scan胞元應置於何處，再加上PKS與SE-PKS一致的時序引擎，消除返復重新的設計浪費的時間，因此夬能有效加快複雜電路的實體設計流程，進而達到最高的品質結果。Crest Microsystems為OEM系統製造商和晶片生產公司研發，供應高階的ASIC產品解決方案。該公司擁有一流的技術實力與人才，開發高集成度的系統單晶片（SOC）積體電路，包括微處理器核心，記憶體與各種IP功能方塊。