近半年来，由于晶圆代工制程的竞争愈演愈烈，也使得上游的EDA（电子设计自动化）与IP（硅智财）业者，必须与晶圆代工业者有更为深入的合作，就各自的专长彼此互补，以形成完整的生态体系，来满足广大的Fabless（无晶圆半导体）业者的芯片设计需求。

新思科技资深产品营销经理Robert Ruiz。摄影：姚嘉洋

而先前Cadence所发表的新款开发工具，所著重的目标，是在于诸多不同的IP在单芯片进行整合后，需要花费更多的时间进行研发与测试，因此希望能透过该工具来减少研发与测试时间。无独有偶的是。新思也挟其丰富的IP资源，也推出目的相同的开发工具，希望能减少客户的测试时间。

新思科技资深产品营销经理Robert Ruiz表示，近期许多半导体大厂在进入更为先进的半导体制程后，的确面临了不少挑战，其中测试时间的压力更是与日俱增，也因此新思在测试与验证领域上，的确投入了相当多的研发与并购动作，希望能协助客户减轻开发负担。

他进一步谈到，就单芯片的测试上，包含了相当多的IP，光是外围接口就有HDMI、USB与PCI EXPRESS等，其他如处理器、逻辑单元与处理器等，也都是IP的一环。虽然就单一IP而言，各家所提供的IP方案，会有测试方案可供选择，但问题在于每个IP之间的互连测试，却是产业界目前急需解决的问题，新思所著眼的，是希望从系统单芯片的层级来看待测试需求。也因此，新思科技所推出的Design Ware STAR层阶系统中，为每个IP及逻辑区块的RTL中建立了IEEE 1500接口，希望能让测试的时间大幅缩短。除此之外，该软件亦可以自动进行IP测试整合，亦可以减少数周DFT（Design For Test；可测试设计）的时间。

Robert Ruiz透露，新思在测试方面的解决方案，除了会提供给Fabless、IDM与封测业者外，为了提升测试速度，新思的确也与ATE（自动化测试设备）业者有密切的合作，原因就在于希望能尽力减少客户的测试时间。因此并不会与ATE业者直接竞争，反倒是能用软硬件互补的方式，来满足客户需求。