柏士半导体（Cypress Semiconductor）时脉技术部门自即日起在其网站提供一系列为期六个月的免费网路研讨会。此一系列研讨会将探讨各种与高阶时脉相关的重要议题，有兴趣者可于任何时间至Cypress网站浏览。此次推出的一系列网路研讨会共有三大主题，分别为「利用总时序预算评估时脉效能」、「减低总时序预算的影响」、以及「时脉数影响之下的总时序运算：资料分析」。会中所探讨的内容相当广泛，包括叠接锁项回路(Cascading PLL)、电磁干扰(EMI)、侦测高速时脉，及可编程时脉。

Cypress表示，研讨会的内容为，一．利用总时序预算评估时脉效能：目前各种时序元件参数，特别是锁相回路型时脉缓冲器，已普遍存在于高频精密系统中。然而过去十年以来，时脉产品的规格资料中，元件效能并没有明显地提升。此项主题的研讨会将介绍一套更精准的评估模式，以有效计算时脉缓冲器对系统时序预算的影响以及各种主要环境因素对参数的影响。

二．减低总时序预算影响研讨会：此项主题研讨会深入探讨研发业者在进行缩减时序运算考量时，如何运用各种常见的时脉树(clock tree)范例，透过一组时脉分散缓冲器缩减总时序预算的影响。

三．时脉树影响下的总时序预算：此项主题研讨会将探讨有关研发叠接式锁相回路(Cascading PLL)、追踪相差(skew)、讯号抖动转移(jitter transference)、以及累积的讯号抖动( accumulated jitter)等方面的考量因素与范例。

Cypress并且表示，欲浏览此系列研讨会者，请前往以上各网站，在完成简单的登记程序后，即可观赏。此次参与者，都可以获得一本由Cypress免费提供的「Perfect Timing: A Design Guide for Clock Generation and Distribution」手册。 (一人仅限一本)