台积电於3日宣布，在开放创新平台（Open Innovation Platform, OIP）之下推出5奈米设计架构的完整版本，协助客户实现5奈米系统单晶片设计，目标锁定具有高成长性的5G与人工智慧市场。

台积电表示，目前已与EDA及矽智财商透过多种晶片测试载具合作开发并完成整体设计架构的验证，包括技术档案、制程设计套件、工具、叁考流程、以及矽智财。

目前台积5奈米制程已进入试产阶段，能够提供晶片设计业者全新等级的效能及功耗最隹化解决方案，支援下一世代的高阶行动及高效能运算应用产品。相较於台积公司7奈米制程，5奈米创新的微缩功能在ARM Cortex-A72的核心上能够提供1.8倍的逻辑密度，速度增快15%，在此制程架构之下也产生出优异的SRAM及类比面积缩减。

此外，5奈米制程享有极紫外光微影技术所提供的制程简化效益，同时也在良率学习上展现了卓越的进展，相较於前几代制程，在相同对应的阶段，达到了最隹的技术成熟度。

其5奈米设计架构包括5奈米设计规则手册、SPICE模型、制程设计套件、以及通过矽晶验证的基础与介面矽智财，并且全面支援通过验证的电子设计自动化工具及设计流程。

台积电研究发展与技术发展??总经理侯永清表示：「台积公司5奈米技术能够提供客户业界最先进的逻辑制程，协助他们解决人工智慧及5G所带动对於更多运算能力的需求。在5奈米世代，设计与制程需要密切的共同最隹化，因此，我们与设计生态系统夥伴紧密的合作，以确保在客户需要时能够提供经由验证的矽智财组合与电子设计自动化工具。我们总是秉持着为客户服务的精神，协助他们在首次投片即获得成功，并且加速产品上市的时间。」

最新的5奈米制程设计套件目前已可取得用来支援生产设计，包括电路元件符号、叁数化元件、电路网表生成及设计工具技术档案，能够协助启动整个设计流程，从客制化设计、电路模拟、实体实作、虚拟填充、电阻电容撷取到实体验证及签核。

除了工具验证之外，台积电也携手电子设计自动化夥伴完成更进一层的设计流程验证，采用真实的设计来为客制化与数位设计进行整合工具流程的验证。流程验证着眼於利用电子设计自动化夥伴各自通过验证的工具完成关键的设计实作要求。验证标准涵盖工具的功能准备就绪、稳健性、效能、实作与签核工具之间的关联性、以及与真实设计的设计要求符合程度。

透过完备的工具与流程的开发、改善及验证，台积电强调，采用新5奈米制程技术能够拥有最隹的解决方案将设计付诸实作，缩短设计周转时间，达到首次投片即成功的目标。此外，台积公司也提供叁考流程支援行动及高效能运算应用，针对新的设计方法以提升设计的品质与效率。