近年来，EDA（电子设计动化）大厂Cadence与晶圆代工龙头台积电及处理器IP龙头ARM在先进制程上屡有斩获，从28奈米、20奈米再到16奈米FinFET制程，Cadence都有相当不错的成绩，而Cadence所倚靠的，就是透过与领导业者们的合作，来形成完整的生态系统，以达到共存共荣的境界。

Cadence资深副总裁徐季平博士。摄影/姚嘉洋 BigPic:518x774

而挟着今年在半导体领域有着不错的成绩，Cadence新竹所举办的年度用户大会更是座无虚席，人数来到600多人，可以想见Cadence在台湾半导体产业拥有不小的影响力。此次担任开幕演讲贵宾的Cadence资深副总裁徐季平博士除了再度重申生态系统的重要性外，也特地推出新款的Tempus时序Signoff解决方案，为产业界解决时序收敛的效能不足问题。他更谈到，由于现在的系统单芯片的开发，通常需要大量的IP组合才能完成，一般的IC设计公司大多都是采取购买IP的方式减少IC开发的时间，但此一作法所衍生的问题便在于，在进入Type Out之前的时序收敛会花费相当大量的时间等待，对于工程师来说是非常不具生产力的行为。

然而，由于IC设计需要大量的IP组合才能完成，因此除了处理器IP龙头ARM，EDA大厂新思与Cadence外，台积电在IP领域，也有相当丰富的产品组合，以供客户选择。但就合作关系上，由于台积电、ARM与Cadence是属于相当紧密的合作关系，在客户在IP的选择上，似乎就会显得不知该从何下手。

面对这个问题，徐季平坦言，这种三方面的合作，在初期的确会有相当高的难度。除了在IP的选择上，Cadence必须特别注意合作伙伴的底线外。另外一个原因在于先进制程的IC设计本来就有不小的开发成本与风险需要承担，如果合作失败，后续的成本损失要谁买单，光是这样的问题，就不容易取得共识。

当然，徐季平也直言，这种合作必须是长期且有诚意才有具体的意义，Cadence当然也投入了不少的心力，所以才有今天这样的成绩。当然，由于Cadence十分重视生态系统，像是FPGA领导厂商赛灵思或是处理器IP业者Imagination，都在先进制程上有相当深入的合作，只是合作的细节，就不便特别透露了。