一般認為IC設計需要充裕的時間與創新的技術。實際上，IC設計不容許有太多時間，技術也跟進步沒太大關係，最後都是市場決定一切。

IC設計業能不能經得起市場的大風吹，現在正是關鍵時刻。

3月於美國加州Monterey所舉辦的電子高峰會（Electronics Summit 2007）上，IC設計業者依舊不約而同大聲疾呼趕緊找出縮短上市時程（Time To Market）的解決方案。市場競爭實在太激烈了，令人喘不過氣的壓力完全反映在統計資料裡。2006年全球前10大OEM廠商採購全球1/3、總價840億美元的晶片，多數是產品週期只有6個月的手機、消費性電子與無線通信應用裝置；其中1/5才能如願上市，而上市產品中僅有1/10有機會突破百萬銷售量。

大環境急速地汰舊換新晶片產品，使得IC設計的上市時程也越來越緊迫，但57％的晶片設計在首次投片時卻是失敗的。IC設計業者經不起晶片研發無效退出市場的成本虛耗，如何降低NRE（Non-Recurring Engineering）便成為鞏固利基的重要關鍵。此外行動數位多媒體產品講究輕薄短小，晶片設計要滿足市場開放、兼容和快速的需求，因此微細化設計的複雜度大大提高，動輒數百萬美元線路設計與光罩的成本倍增，TAT（Turn Around Time）也要跟著壓縮，如此才能確保晶片設計與投片過程一次成功。

為縮短上市時程，IC設計業者壓力沈重，挑戰也日益艱難。設計業者若一直外購高價成套的EDA或IP，不僅讓成本雪上加霜，設計互通性和開放度也不夠；若租用EDA則條件不足緩不濟急，且有洩漏IP的風險。因此，革新EDA工具以及擴充IP資料庫，迫在眉睫。市場壓力讓革新EDA的呼聲越來越強烈，因為5年來EDA產業的成長趨緩，已跟不上半導體產業快速適應市場的腳步。

為分散風險因應市場變遷，以往半導體產業IC設計、EDA、量產製程等領域專業分工的型態已經改變，彼此間正在相互大風吹搞平行整合。IC設計業者向晶圓代工廠直接購買EDA、尋求第三方廠商的IP資源、晶圓廠垂直整合IC設計、EDA廠商跨足IP領域等等現象，都是為了縮短TAT與NRE以降低成本。但這些措施只有少數資本雄厚的整合性IC設計大廠才有辦法，新創或小型的IC設計業者，往往在被併購、退出市場或是倚賴私募基金周轉應付的漩渦中力求生存。

市場因素更明顯地影響奈米世代的IC設計技術。現在不是電晶體夠不夠的問題，而是IC設計的微細化趨勢，迫使業者必須提升傳輸訊號、降低漏電流與功耗、以及強化設計可編程性的功能，才能滿足市場對於IC設計開放、兼容與快速的技術要求。此外，IC設計系統也必須要有精確的架構定義，才能降低平行驗證除錯失誤的風險，以符合內嵌式與多核心處理器的軟硬體協同設計趨勢。ESL（Electronic System Level）或是可程式化邏輯設計PLD（Programmable Logic Device）的應用逐漸風行草偃，其來有自。

這也是為什麼現場可編程閘極陣列FPGA（Field Programmable Gate Array）能重新獲得IC設計業者關愛的眼神。拜奈米微細製程技術所賜，相同面積中的電晶體倍增，間接也讓FPGA條件成熟，具備更多電路資源發揮可程式化與系統升級的特性。進入65奈米的FPGA的優勢，在於可以編程、除錯、再編程和重複操作；亦可在遠端重新編寫程式、利用網路將程式碼載入韌體；晶片元件能由設計者自行設定，或由第三方廠商在設計階段決定應用方式；在FPGA內使用的整合IP平台，不需重新設計光罩。

雖然如此，FPGA還是有大部分面積浪費在線路信號傳遞、電路密度寬鬆導致執行效率低、漏電流與靜態功耗高與架構無法複雜化等問題。但由於FPGA能夠縮短IC設計的TAT流程，設計靈活彈性亦勝過ASIC，不僅能降低NRE成本，以現成IC再利用嵌入式軟體進行差異化的晶片設計方式，更能配合消費性電子跨國大廠用中低階產品擴張新興市場、從中降低風險的設計需求與行銷策略。所以，FPGA的後勢將仍持續看漲。

若純粹究技術本身，FPGA到底不如ASIC，但上市時程不縮短，IC設計業者必定喪失獲利機會。縮短上市時程並降低NRE，像是IC設計業者頭上的緊箍咒；IC設計技術的優劣與否，已經全面深刻地受到市場的制約決定。也因此從思維與技術角度來看，IC設計業越來越像代工產業，何種技術具有治標或是治本的療效，或許對於IC設計業來說，已不再那麼重要了。因為，生存才是市場競爭下唯一的答案。