MOSFET與DRAM等矽半導體元件的加工尺寸已經進入奈米世代,根據ITRS(International Technology Roadmap for Semiconductor)的統計,高性能微處理晶片(micro process chip)與大容量快閃記憶體(flash memory)的導線寬度及導線與導線之間間隙,兩者合計後1/2距離亦即半間距(half pitch)已經進入90nm製程/90nm node等級,晶片內的電晶體亦即MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的閘道(gate)電極尺寸分別是90nm製程與50nm node,目前仍在開發中的65nm製程的node則低於25nm,如(圖一)。
雖然該尺寸距離元件動作極限尺寸還很遙遠,不過各種錯綜複雜原因,使得利用微細化技術提高半導體元件性能的願望一直不易實現,在此背景下出現許多不同於傳統半導體元件性能提升指標,亦即不同於「scaling法則」的提案(approach),其中利用歪斜(strain)效應與元件結構三次元化等技術最受囑目。
歪斜技術的歪斜評鑑以及引發歪斜的缺陷抑制,要求極高精度的評鑑技術,加上MOSFET三次元化結構時基板加工非常重要,因此包含奈米等級精度與表面加工損傷的去除,以及精度的評鑑技術在內的相關技術已經成為業者研究焦點,有鑑於此本文將深入探討各種矽半導體元件的最新技術動向。
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