有過全身健康檢查經驗就會知道，要確定功能多樣化且內部結構精密的人體沒有“故障”，必須經過許多繁複的程序，花費的時間也不少；類似的狀況，電路設計越來越複雜的IC，在測試上也面臨更多挑戰。以往的IC多只擁有單一功能，測試步驟單純，但在SoC（系統單晶片）的設計趨勢之下，整合多種功能的IC在測試上所需的技術難度日益升高，在測試成本上也讓廠商感到負擔沉重；為此，在前段的IC設計流程中，採用可測試性設計（Design for Test；DFT）解決方案，成為廣受市場重視的一項應對策略。

所謂DFT，是在IC設計中預先將一些與測試設備相對應的參數或是電路植入晶片佈局中，藉此提高IC的測試覆蓋率，如此一來不但能將複雜IC的測試難度與成本大幅降低，也能提高測試的品質、確保IC的“健康”。DFT其實並非新科技，相關技術的研發歷史已經超過10年，只是隨著IC製程的不斷演進與SoC的趨勢面臨許多更新的挑戰；此外以往幾乎只有極少數高階晶片採用的DFT技術，也成為IC設計領域常見的解決方案。本文將帶領讀者認識這個未來IC設計進程中不可或缺的關鍵技術。

與EDA工具關係密切的DFT技術
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