近年來隨著電子產品朝向個人化、移動化、小型化、高整合度、高效能的趨勢發展，以微電子系統多晶片整合模組技術為主的系統晶片構裝（System in Package；SiP）正方興未艾，測試技術已然成為多晶片模組整合、開發、設計、製造過程中無可避免的關鍵瓶頸。而對大多數工程師而言，測試技術無論是裸晶片測試抑或是整合模組測試，在電子系統中，尤其是在多晶片模組電子系統中，始終是一項嚴峻的挑戰。

多晶片模組針測

一般測試工程師對於多晶片模組的電性連接線路的掌握度，通常遠低於他們的實際認知；這一方面是由於那些穿過模組基板的連接線路，相較於傳統印刷電路板上的連接線路，是很微細而難以針測的；另一方面也因為模組基板空間有限，無法隨心所欲地提供針測端點以利測試線路與測試端點的設計，而針測端點在電性測試過程中卻是相當重要的。

唯相較於對單晶片內部線路的掌握度，我們對於多晶片模組中各晶片間的連接線路的掌握度卻又高出甚多，因為對多晶片模組中各晶片間的連接線路，工程師可以因應實際需求，直接設計偵測端點以達到測試效果。但是這對於單晶片或良裸晶而言卻是一大挑戰。舉例來說，在多晶片模組製造過程中，能針對每一顆被置於整合模組之單晶片進行其個別的功能測試，這對整體模組而言是極其有用而且重要的，特別是當多晶片模組的組成晶片更多、更複雜時，要對整體模組進行全功能的完整測試更是困難，因為這將無可避免地增加內部線路，以利多晶片模組的可測試性。

測試策略

當多晶片模組的組成元件複雜度增加時，由於測試向量需求的陡增，使得完整的功能測試難度亦隨之升高不少，這將無可避免地增高了內建可測試性電路的需求。於是產生邊界掃描法（Boundary Scan Method）、內建自我測試線路（Built In Self Test；BIST）、增加多晶片模組基板上的針測點以及引出所有晶片內部輸出入端點為針測點等等，無一不是提高可測試性電路設計的重要方法。

多晶片模組的測試策略可概括區分為兩大類：

軟體測試策略主要是著重於協助確保在生產製造前之設計時，多晶片模組功能規格的正確性；而硬體測試策略則著眼於在生產製造過程中或完成後，直接對多晶片模組的功能實際測試。

功能測試

一般而言，多晶片模組的功能測試大概可區分為內建測試線路及外接測試線路兩種。對某些特定的多晶片模組來說，內建測試線路或許是較受青睞的，然而這也同時造成設計上的不便和困難，因為它往往需要在多晶片模組的晶片元件上及其金屬連接線路上，額外增加硬體電路。而相對地，外接式的測試法則在很多情況下普受歡迎；究其原因，主要是由於其具有較低的設計及生產製造成本。

內建自測線路的測試方法主要是提高整體模組的功能測試能力，藉由測試內部實際的晶片元件達到確認其元件規格的效果；此又可區分為非破壞性的運算速度測試以及破壞性的極速測試。非破壞性的運算速度測試是以適切的測試線路及測試頻率將晶片的運算速度分析出來，而不破壞模組內之晶片元件；至於破壞性的極速測試則是以破壞性的實測方式，找出晶片元件於模組中之極速運算限制。

功能測試的重要性不僅在於篩選出不良元件，更重要的是要達到品質管制、生產線的問題診斷以及於大系統中找出錯誤發生的元件及其位置，以便於及早因應改善。功能測試對於在電腦模擬分析及實體電路測試設計時，必須滿足所有設計準則，符合所有設計規格，並具重要的指標特性。多晶片模組的功能測試，主要可細分為基板層次、晶片層次以及模組層次；基板層次的功能測試一般可利用短路、斷路（Open/Short Test）連接線路測試達成。晶片層次的測試則一般仰賴完善的良裸晶測試策略（Known Good Die Test；KGD Test） ；而模組層次一般則屬於系統測試的一環。

良裸晶測試

由於多晶片模組是由兩顆以上的裸晶片及若干電子元件與基板所構裝而成的單一封裝體，所以若不考慮基板製造及組裝塑模的良率損失，基本上模組的良率將直接取決於其所整合之裸晶片的良率乘積，其公式如下：

圖一 : 　模組晶片數量與組裝良率的關係

由(圖一)中可見：除非個別的裸晶片良率達99％以上，否則整體多晶片模組的預估良率將是難以被接受的。而過低的模組預估良率若無極高的錯誤涵蓋率（Fault Coverage）測試機制的檢測，將無法保證模組的品質，而這極高的錯誤涵蓋率測試機制則意味著極高的模組測試成本，而且因重工（rework）及修護（repair）所造成的成本增加影響下，將更加劇多晶片模組的生產製造成本。所以，為了降低模組測試成本，良裸晶的篩選就成了多晶片模組生產製造過程中最重要的一環。

裸晶測試的困難度所在

事實上，由於裸晶片非常脆弱而難以處理，加上缺乏標準化的測試環境，導致良裸晶的篩選是極其昂貴的。雖然歐、美、日、韓等先進的半導體廠商建立個別之供應良裸晶技術或聯合籌組若干良裸晶供應聯盟，在經過了這多年來的努力，其成效仍然相當有限，而這也大大地阻礙了多晶片模組的發展。

究其原因，我們不難發現，其主要的癥結點在於裸晶在標準化程度與測試環境上仍存在許多瓶頸，而欲扭轉裸晶片的測試弱勢需有突破性的創意，而最根本的解決方案則是由創新的封裝技術來予以改善，如(表一)。

表一　裸晶測試瓶頸與解決方案

裸晶測試瓶頸所在 目前裸晶測試解決方法

(1)裸晶片的標準化程度遠不及封裝之 (1)以利基型的多晶片模組市場，創造大

晶片。 量的良裸晶需求，刺激裸晶片的測試產

(2)裸晶片的測試環境與夾治具遠不及 業環境。

封裝晶片的測試環境與夾治具成熟。 (2)訂製特殊測試夾治具，執行測試作

(3)晶片遠較封裝晶片脆弱。 業。

(4)裸晶片的直流參數測試不足以滿足 (3)以載體型（Carrier）的封裝方式，切

功能測試所需之全速（at speed）交、 入現有封裝測試的標準測試環境。

直流參數測試。

(5)裸晶片的崩應測試（Burn in test）

遠不及封裝晶片的崩應測試成熟。

(6)裸晶片的測試數量需求遠不及封裝

晶片的測試數量需求。

(7)裸晶片的輸出入端驅動能力需求明

顯與封裝晶片的需求不同。

(8)裸晶片對不同測試設備的共容性

（Compatibility）明顯與封裝晶片的不

同。

(9)裸晶片的測試程式應與封裝晶片的

測試程式有所不同。

(10)裸晶片的測試成本與封裝晶片的測

試成本顯著不同。

結語

綜觀上述，目前國際半導體業者尚未有採行以利基型的多晶片模組市場需求，刺激裸晶片的測試產業環境者。足見以目前半導體市場狀況觀之，尚未有此利基型的多晶片模組刺激市場，故仍未見裸晶片的測試產業環境成形。以目前國際間絕大多數良裸晶供應廠商之作法觀之，大致上係以訂製特殊測試夾治具，執行測試作業為主，唯此舉所獲致之良裸晶片的成本仍相當高。

為解決以上的問題，目前國內已有專業廠商所研發的系統晶片構裝解決方案，提供專屬之載體型封裝良品，直接導入多晶片模組的組裝堆疊，此舉除了可解除產業界長久以來所受制於良裸晶緊箍咒之限制，並以其特殊可重工及可修護的專屬晶片構裝技術，讓系統晶片構裝於生產製造過程中的耗損得以降至最低，也因此大幅提高良率、降低生產成本並大幅提升產品競爭力，其於未來系統晶片構裝整合的競爭實力將是一股不容忽視的力量。

（作者任職於鈺橋半導體）