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数位延迟锁相回路介绍
系统晶片设计专栏(4)

【作者: 陳信樹】2007年03月30日 星期五

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随着制程技术越来越先进,数位系统电路的操作速度变的越来越快,整合在同一晶片内的电路也越来越多。因此,每个电路间的同步变的相当重要,尤其是在高速的系统中,时脉偏移(clock skew)将是一个决定系统性能优劣的重要因素。


时脉偏移是由于信号经过不同路径所造成的延迟不同所形成,且时脉偏移受制程、电压、温度、负载的变异(PVTL effect)影响,而锁相回路(PLL)和延迟锁相回路(DLL)已经被广泛地应用在消除时脉偏移,而且若是不需要频率合成的功能,延迟锁相回路较常使用,这是由于他本身在抖动(jitter)、稳定度方面表现的比锁相回路(PLL)好。


延迟锁相回路在很多应用上已经被使用,像是同步动态记忆体(SDRAM)、类比数位转换器(ADC)、数位信号处理器(DSP)等,这些需要时脉操作的电路,都可以用延迟锁相回路来提供一个稳定的系统时脉,让电路可以达到预期的性能。而本文主要针对数位延迟锁相回路作一个简单的介绍,读者可以透过本文,对数位延迟锁相回路有一个粗略的认识。
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