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可测试性设计技术趋势探索
 

【作者: 陳繼展】2005年05月05日 星期四

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系统晶片(System-on-a-Chip;SoC)设计具有高效能、较短设计周期及较低制造成本等众多优点,故此设计方法已成为目前IC设计的趋势。但在系统晶片中,电路复杂度及设计方式均与传统的电路截然不同。此外为了缩短设计周期,设计者亦常会整合不同的IP(Intellectual Property),例如微处理器(MPU)、类比/数位及数位/类比转换器(ADC/DAC)、锁相回路(PLL)、数位讯号处理器(DSP)及记忆体等。而各个IP之间通常具有不同的测试策略及控制方式,这使得原本就不易解决的测试问题更显得困难。


不同类型的电路有不同的测试方式,例如说逻辑电路是以扫瞄架构(Scan)与自动测试向量(Automatic Test Pattern Generation;ATPG)为主,而类比/混合讯号电路则多半是测量其功能与参数是否符合规格,记忆体则是以输入测试演算法,由机台自行产生测试图样的方式。因此,若以传统的测试方式来进行系统晶片测试的话,需要同时使用逻辑测试机台、类比/混合讯号测试机台及记忆体测试机台等,或者是选用同时具有上述几种机台能力的系统晶片测试机台。这对于测试成本来说,相当不划算。如何运用可测试设计技术来降低系统晶片的测试复杂度,使用最便宜的测试机台与最短的测试时间,来完成系统晶片的测试,遂成为测试方面的研究主题之一。


本篇文章将介绍目前正在开发的可测试设计技术;这些技术除了应用在一般的晶片之外,也可以应用在系统晶片上,解决系统晶片在测试上的瓶颈。以下就我国目前正在开发的可测试设计技术,分成三个主题来介绍,包括:
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