其一是，對一顆晶圓而言，最大的頻率偏移可高達±20％。所以，必須要有額外的數位校正電路來補償這些差距。因此，設計成本會增加。

其二是，洩漏（leakage）電流。這不只包括常見的「次臨界通道洩漏問題（sub-threshold channel leakage）」（溫度變化是其主因），在先進的製程中，還要考慮到邏輯閘的洩漏和二極體的洩漏問題。目前避免此一問題的方法是採用PSP模型。

對設計射頻積體電路而言，建模（modelling）是一道很重要的步驟。射頻建模是有別於類比建模和數位建模的，而且，射頻與類比建模要比數位建模複雜許多。要盡量接近「臨界值」，如此才是設計射頻電路成功的關鍵，而建模就是為了模擬「臨界值」。通常，這正是數位邏輯電路設計者經常忽略的地方。此外，也要對「閃爍雜訊（flicker noise）」和「白雜訊（white noise）」建模。

射頻積體電路的佈線應該要一般化，避免特殊化。例如：「防護圈（guard ring）」的位置、電子井的離子散播等。這些因素會改變通道的移動性、鄰近的電晶體之結構，進而影響射頻積體電路的效能。多層的銅互連架構可以產生高Q的電感和電容，所以，銅互連已經成為一種正規的方法。目前有超過200種方法，可以使用兩個金屬層來實現一個電容。不過，當頻率超過10GHz後，銅互連架構中的電感將成為重要的變數，因此，還必須對傳輸線建模。此外，對不同尺寸大小的裝置而言，還需要將電磁干擾、尺寸縮放，以及溫度係數納入建模工具之中。這些模擬工具必須要能包納更大的變化範圍，而且要在設計初期就能提供精確的統計數據，而不是要等到試產以後。

除上述者外，常見的CMOS射頻電路之設計問題還包含：當供電壓很小，電晶體的輸出阻抗變小、邏輯閘的洩漏電流增加時的射頻電路之設計。

CMOS射頻電路最後能否整合至SoC中？是全球電子業界一直都在關心的話題。目前它愈來愈有可能實現了。例如：在TI的GSM手機的單晶片裡面，就整合了許多個低電壓的射頻電路，它們與基頻和控制電路一起包含在同一顆晶片裡面。雖然有上述的技術困難，但是將CMOS射頻電路整合至SoC中，早就已經是國外晶片大廠的研發目標了。