要將自旋軌道力矩磁阻式隨機存取記憶體（SOT-MRAM）用來作為底層快取（LLC），目前面臨了三項挑戰；微縮性、動態功耗，以及可供量產且尺寸緊湊的零磁場磁矩翻轉技術。比利時微電子研究中心（imec）在2022年IEEE國際電子會議（IEDM）上提出一套創新的SOT-MRAM架構，能夠一次解決這些挑戰。

近年來，SOT-MRAM技術的開發熱度在半導體業攀升。SOT-MRAM是一種非揮發性記憶體，具備優良性能，適合用來當作嵌入式記憶體，例如高效能運算與行動裝置的三級（L3）與四級以上快取記憶體。目前的快取記憶體通常採用具備極速讀寫能力的揮發性SRAM元件。

然而，由於微縮限制，SRAM難以持續擴充位元密度，使得開發人員不得不尋求替代元件。此外，在非運作狀態下，SRAM儲存單元的散熱問題越來越嚴重，導致待機功耗增加。MRAM等非揮發性記憶體不僅有望縮小儲存單元的尺寸，利用其非揮發性，還能解決待機功耗的問題。

SOT-MRAM性能亮點：奈米級開關速度、耐久重複讀寫

SOT-MRAM由技術成熟度較高的自旋轉移力矩磁阻式隨機存取記憶體（STT-MRAM）發展而來，由於耐久性更佳，開關速度更快，因此在快取記憶體的應用潛能更大。這兩種MRAM記憶體單元的「核心」都是磁性穿隧接面（magnetic tunnel junction；MTJ）。

該接面包含一層鈷鐵硼（CoFeB）固定鐵磁層與一層鈷鐵硼（CoFeB）自由鐵磁層，兩者之間包含一層氧化鎂（MgO）介電薄膜。資料寫入透過轉換自由層的磁性來實現，自由層即MRAM記憶體單元的「儲存」層。資料讀取則是利用流經磁性穿隧接面的電流，測量該接面的磁阻大小來實現。

該穿隧磁阻（tunnel magnetoresistance；TMR）的高低由自由層與固定層的磁矩方向來決定，也就是說，如果兩個鐵磁層的磁矩平行且同向，則為1，若為平行但反向，則為0。

圖一 : MRAM穿隧磁阻在讀取資料時的運作原理：上層綠色為固定層（RL），下層綠色為自由層（FL），藍色為氧化鎂（MgO）介電層，i為讀取電流。

STT-MRAM與SOT-MRAM的主要差異在於寫入電流的幾何設計。STT-MRAM的寫入電流垂直於磁性穿隧接面，SOT-MRAM則採用平面設計，將寫入電流注入鄰近的元件底層（SOT layer）內，通常是諸如鎢（W）等重金屬。

因此，在SOT-MRAM設計中，讀取與寫入為不同路徑，進而大幅提升元件的耐久性與讀取穩定性。從平面方向注入電流還能解決STT-MRAM的開關延遲問題。2018年，imec首次展示可靠的SOT-MRAM元件，翻轉速度降至210ps，讀寫循環次數高達5x1010次以上，功耗僅需300pJ。

SOT-MRAM未來挑戰：縮小尺寸、降低電流、量產技術

SOT-MRAM具備非揮發性，所以在高儲存密度下，待機功耗比SRAM還要低上許多。然而，由於寫入電流較大，動態功耗也相對較高。

另外，為了在嵌入式記憶體應用，與SRAM實際一較高下，SOT-MRAM需要在擴充儲存密度方面創新發展。不同於傳統的平面式磁化設計，而是在固定層與自由層導入垂直型磁性穿隧接面（p-MTJ），記憶體單元的構形就能不再限於矩形，進而釋放更大的微縮潛能。

雖然如此，這項技術發展的癥結仍是元件架構。採用柱狀設計的STT-MRAM元件具備兩極（two-terminal）結構。在記憶體陣列中，每個磁性穿隧接面僅需一個選取元件來定址待讀取或待寫入的儲存單元，該元件通常是（存取）電晶體。SOT-MRAM的讀取與寫入路徑不同，因此是三極（three-terminal）結構元件。在此情況下，每個儲存單元需要兩個存取電晶體，分別負責讀取與寫入資料。因此，儘管區分讀取與寫入路徑可以提升元件可靠性，但也因為增設了一個電晶體而需更多的佈線空間。

另一個難題是量產技術。2018年，imec展示了SOT-MRAM元件模組的全面整合方案，採用12吋晶圓CMOS製程，藉此促進業界採納。但是要在SOT-MRAM導入垂直型磁性穿隧接面其實有個難點，就是在寫入資料時必須另設一個平面磁場。該磁場是用來破壞元件的結構對稱性，以確保磁矩會翻轉。

換言之，若無此磁場，就無法在啟動寫入電流後控制自由層的磁化方向。在SOT-MRAM的研發階段，可以透過施加外部磁場來實現，但最終的元件設計必須在有限的元件空間內自行產生穩定的磁場。

關鍵優化步驟

到目前為止，迎擊上述各項挑戰的解決方案已經順利亮相，其中幾項技術由imec領先展示於12吋晶圓製程。

在處理元件底層（SOT layer）圖形化的硬遮罩嵌入一層鐵磁材料，就能透過材料內部的自旋軌道交互作用來控制磁矩方向，而無需外部磁場。鐵磁層可以誘發感應，在磁性穿隧接面的自由層上產生一個小型的平面均勻磁場。2019年，imec的展示說明了這項零磁場磁矩翻轉技術具備可靠性，還能將SOT-MRAM元件的寫入時間降至奈秒以下。

寫入電流增加所帶來的問題可以透過閘極電壓（voltage-gate；VG）輔助方法來緩減。在VG-SOT-MRAM元件中，自由層磁矩的翻轉同樣是利用自旋軌道力矩（SOT）作用，透過平面電流來改變磁矩方向。但多了個由電壓控制磁異向性（voltage-controlled magnetic anisotropy；VCMA）的閘極作為輔助，利用在穿隧阻障層形成的磁場來降低能障。如此一來，寫入資料所需的電流就會變小，進而降低動態功耗。

採用電壓閘極輔助設計還能有助於實現多柱型或多位元的元件設計。之前每個金屬底層只能連接一個柱型磁性穿隧接面，現在可以連接四個以上。在多柱型、多位元的元件設計下，透過VCMA閘極施加的電壓就能選取所需的磁性穿隧接面（即位元），進而降低能障，方便磁矩翻轉。共用金屬底層的四個磁性穿隧接面僅需一個（大型）電晶體，而非四個電晶體，使得記憶體單元的整體尺寸更為緊湊。

然而，這些零磁場解決方案至今仍未與多柱型設計完全整合。舉例來說，如先前所述，零磁場磁矩翻轉技術需要在每個垂直型磁性穿隧接面（p-MTJ）嵌入鐵磁層，這就大大折損元件微縮的可能性。

整合解決方案：多柱型零磁場閘極輔助SOT-MRAM

在2022年IEEE國際電子會議（IEDM）上，imec展示了具備完整功能的創新SOT-MRAM元件，一次解決上述所有技術難題。

圖二 : 多柱型元件與電壓控制磁異向性（VCMA）作用的示意圖：（a）閘極電壓能調整磁矩翻轉時的能障；（b）採用異質材料的元件底層能在多柱型元件實現零磁場翻轉。（於2022年IEEE國際電子會議展示）

第一，採用可擴充的零磁場解決方案，方法是在元件底層導入一層平面的磁性材料，作為異質材料自旋作用的來源。這層共用的磁性材料與不同的磁性穿隧接面進行耦合，提供各個記憶體單元所需的磁場，但又不屬於任何一個，進而提升元件的微縮性。

第二，利用電壓控制磁異向性（VCMA）作用來協助調整與降低寫入資料所需的電流，促使磁矩順利翻轉，最終降低所需能耗。

圖三 : 上方曲線圖顯示不同零磁場元件的每奈秒（ns）能耗與資料保存能力。與其它參考元件相比，具備異質底層的元件效率更高。（於2022年IEEE國際電子會議展示）

第三，利用閘極輔助設計，每位元所需的電晶體就會減少，從而縮減元件尺寸，利於進一步微縮。

透過這套元件設計，無需外加磁場就能翻轉磁矩，且翻轉效率高，功耗僅60fJ/bit，翻轉速度也很快，僅需不到300ps，重複讀寫次數更高達10M¹²次以上。不僅適用於單柱型或多柱型SOT-MRAM元件，還能與12吋晶圓CMOS製程與後段製程進行整合。

圖四 : 在無外部磁場的情況下，不同脈衝寬度的開關迴路圖。高速的零磁場翻轉能在小於0.3ns的脈衝寬度下實現。（於2022年IEEE國際電子會議展示）

邁向業界量產

這個創新的SOT-MRAM架構提供了上述性能優勢，在高密度的底層快取記憶體應用上，是極具潛力的候選元件。

在步入市場前，仍有幾項技術有待開發。現階段的開發重心在降低磁矩翻轉的功耗，做法是同步提升底層元件與磁性穿隧接面的設計。此外，imec團隊也在研究SOT-MRAM的記憶體陣列設計，並推動這項技術邁向商業化。

SOT-MRAM未來可能作為獨立式快取晶片的部分構件，透過晶粒接合（die-to-die）或晶粒對晶圓（die-to-wafer）接合技術，與邏輯元件或低階快取記憶體相互連接—就概念而言，與AMD採用3D垂直快取設計的3D V-CacheTM技術相似。這種採用晶片外（off-chip）設計的解決方案能在不同晶片分別進行元件優化，比起傳統的嵌入式底層快取，成本效益更佳。

（本文作者為比利時魯汶比利時微電子研究中心Sebastien Couet與Gouri Sankar Kar；編譯／吳雅婷）