隨著網路頻寬的增加，也使得基礎建設的系統設計必須跟上腳步，

才能滿足其需求。而我們都知道FPGA在這當中扮演重要的角色，

但搭配的DAC的不同，FPGA的成本也會不同。

刊頭 :

在寬頻傳輸系統中，FPGA（可編程邏輯閘陣列）的造價十分昂貴，因為需要高速內部邏輯與高速序列器/解序列器（SerDes）。通訊系統若要傳輸寬頻訊號，無法忽視速度要求。但假設系統不需要占用龐大連續頻寬，只使用兩條非連續性頻帶，FPGA內部是否有必要建置寬頻數位升頻器（Digital Up-Converter；DUC）同時處理兩條頻帶？這麼做又是否符合成本效益？

過去為了在路徑上產生寬頻率間隔訊號，FPGA數位升頻器必須快速運作，才能提供足夠的超取樣餘量，在同樣的資料流內置入寬頻率間隔訊號，再送至高速DAC（數位類比訊號轉換器），但如果DAC內部已經擁有獨立的高速數位升頻器，又會出現什麼情況？

若在雙複徑內插DAC之中，增加多頻總和區塊，兩個FPGA數位升頻器能以較低速率產生兩項複數訊號，並且在SerDes高速晶片介面中維持區隔。內插DAC能接收兩項速率較低的複數訊號，獨立內插與混合至所需的頻率區隔，並在DAC內將資料結合為單一寬頻訊號，供應單一傳輸路徑。這種作法能降低FPGA數位升頻器邏輯速率，亦可減少數位升頻器與DAC之間資料介面的速度負擔。

在以下的範例中，我們會比較兩種方式，並檢視個別優點。兩者都希望避免占用龐大的連續頻寬，盡量在最低功率與成本的條件下，區隔兩條獨立資訊頻帶，且只需運用德州儀器最新的DAC（以下分別以A與B稱之）的功能與特點，即可完成兩項範例。

FPGA內建數位升頻器 就會比較貴

圖一 : 數位升頻器在FPGA內的總和表現。

圖一示範最常見的方法，在寬頻綜合輸出模式下，使用多通道FPGA數位升頻器。多通道FPGA數位升頻器透過擁有兩個資訊區塊的兩個數位升頻器通道運作。每個FPGA數位升頻器通道內插並數位混合載波至寬頻率區隔，並在FPGA內加總。由於多數內插與混合過程都在FPGA內進行，故內插DAC需要極為高速的介面。

關於JESD204B（意即序列器/解序列器）的說明將有助於讀者們瞭解整體訊號鏈設計的全貌。JEDEC JESD204B支援每條SerDes線路最高12.5 Gbps。其中使用8b/10b編碼，即每個八位元文字被序列為十位元文字，速度提高十倍。為連接至16位元DAC，序列化需達20倍，故1.23 Gsps的16位元文字（DAC38J82與DAC38J84的限制）需要24.6 Gbps的8b/10b編碼資料。由於JESD204B支援上限為12.5 Gbps，故每個16位元DAC文字需要兩條線路，而FPGA數位升頻器會產生複數資料路徑 (IQ)，故需要四條總共12.3 Gbps的線路，才能達成一條16位元的1.23 GSPS有效速率連接至DAC。

在此範例中，DAC內插濾波器的導通頻帶相當於複數資料速率八成，而寬頻FPGA數位升頻器在被序列化前的輸出速率為1.23 GSPS。

內插濾波器的導通頻帶（±500 MHz）內，約有1 GHz的複數資訊頻寬，資訊頻寬意指可供FPGA數位升頻器輸出至DAC之意向頻譜(intentional spectrum)占用的訊號頻寬。

擁有約1 GHz的資訊頻寬固然很好，但也有代價。需要單一FPGA邏輯速度需求達1.23 GSPS、SerDes速率需求達6.15 Gbps（八條線路）或12.3 Gbps（四條線路），故得採用多相位數位設計。FPGA的閘極數量也得隨時脈相位增加，甚至可能隨核心邏輯速度需求增加。此外，只有最高級的FPGA才具備12.3 Gbps SerDes。

一旦複數的16位元1.23 Gsps資料在DAC38J82解序列後，就會以2x內插至2.46 Gsps，將DAC類比輸出反摺訊號移出頻帶，降低抗混淆濾波器需求，為DAC混合器提供約±1 GHz的實質NCO調變範圍。複數的混合器將1Ghz的資訊頻寬當做一個區塊偏移，由於兩條頻帶在FPGA數位升頻器就已混合，故在資訊頻寬內無法分隔。

為了滿足系統設計的高速頻寬需求，訊號鏈的設計也必須有所因應，

但你是否就要動用到更新、更昂貴的FPGA？就看DAC本身的規格是否有內建數位升頻器了。

DAC內建數位升頻器 可降低FPGA成本

圖二提出另一種策略，運用四通道DAC38J84內的雙通道複數數位升頻器及總和區塊。既然DAC最多可以16x內插，並達到2.5 GSPS，故選用156.25 MSPS速率的FPGA數位升頻器，假設DAC內插濾波器的導通頻帶相當於複數資料速率八成，則每項FPGA數位升頻器可提供約125 MHz的複數資訊頻寬。

圖二 : DAC內的數位升頻器總和。

因為只使用156.25 Msps，JESD204B的序列功能可減少線路數量或降低速率，線路從四條減為一條，依然可維持12.5 Gbps。而且為節省成本，更可能會選用可輕鬆支援156.25 Msps邏輯速率與3.125 Gbps SerDes的FPGA。兩條複數的FPGA數位升頻器路徑需要四條3.125 Gbps的SerDes線路，即使是低成本FPGA也普遍能夠支援此需求。

資料送至DAC解序列後，總和之前會在DAC內的兩條複數路徑內處理，每條複數路徑以16x內插至2.5 GSPS，每條路徑亦使用兩個獨立的2.5 GSPS數值控制振盪器 (Numerically-Controlled Oscillators；NCOs)，讓每個載波區塊位移±1 GHz。雖然就數理上而言可達±1.25 GHz，但實際上若考量類比抗混淆濾波器，±1 GHz較為可行。經過個別區塊頻率排列後，兩項複數訊號相加，送至兩個DAC，輸出單一複數射頻路徑，之後由複數射頻調變器進一步調整載波區塊至更高頻率。

結論

從這兩種設計方法可以看得出來，不管是用何種設計方式，數位升頻器絕對都是關鍵角色，只是差別在於它被放在DAC或是FPGA之中而已，單就頻寬或是速度上的考量來說，這種差異性的確有助於協助工程師選用何種方案來達到設計目標。然而，就實務而言，這類系統設計要考量的面向還是不少，要選擇何種方式，就端看工程師的決定了。（本作者現為德州儀器業務開發經理）