Multi-VDD設計低功率SRAM
Multi-VDD設計低功率SOC系統
目前設計低功率SOC系統的主要方式，將操作速度需求不高的電路以較低VDD來設計，可大幅減低功率的消耗。要使用Multi-VDD的設計方法，標準細胞元件庫（Standard cell library）需要重新萃取參數，技術難度不高。不過SOC系統一定會用到的靜態隨機存取記憶體（Static Random Access Memory:；SRAM）卻沒這麼幸運，需要重新設計。
在SOC電路系統中，SRAM是必備的儲存單元；並且在SOC系統中，由於存取資料的需求，各式的單埠、雙埠..等SRAM大量被使用，若能設計廣域VDD低功率消耗的靜態隨機存取記憶體，必能增進低功率消耗SOC系統的設計。
低電壓高效能高速記憶體電路設計
在實現低電壓、低功率消耗的SRAM的方法上，我們採用低電壓高效能的設計模式，以0.13微米CMOS製程實現低電壓SRAM，此記憶體所採用的元件為標準臨界電壓元件（standard threshold voltage device），而非採用低臨界電壓元件（low threshold voltage device）。
在超低電壓之系統中，電路操作電壓為0.5V之下已非常接近MOS元件的臨界電壓，若欲使電路運作於高速時，將增加電路設計上的困難度。我們採用PMOS元件基體端接地、造成基體順偏（forward body）的方式，來降低PMOS元件的臨界電壓，進而達成高速記憶體電路設計。
在我們的實驗中，記憶體電路在0.5V電壓下，可達80MHz的操作速度。但在VDD＝0.5～1.2V區間，我們使用一般基體偏壓的方式，即基體偏壓接至VDD；兩個操作方法的切換是透過一個電源感測電路，透過這個感測電路，我們的靜態隨機存取記憶可以廣域VDD的工作，概念如圖一所示，這可讓SOC工程師可以用之設計動態調節系統。
電路設計
SRAM存取架構
半導體記憶體的存取方法[1-2]，主要是由位址線（address line）輸入欲存取的位址訊號，若為資料的寫入，尚需於資料線（data line）輸入欲存入的資料。反之要讀出資料，則在位址線輸入位址後，經過存取時間（access time）在資料線得到輸出的資訊。這個架構與時序訊號如圖二所示。
存取時間
其中存取時間是SRAM設計的一個重要參數，當位址輸入後，兩個位址解碼器（Row/Column）開始動作，並打開word line與bit line的開關，存在記憶體單元中的資料輸出，透過感測放大器（sense amplifier；SA）放大後，再由輸出器輸出資料。這一段歷程所需的時間稱為存取時間，也是記憶體速度的表現。為了達成高效能的速度，我們減低word line與bit line上的記憶單元數，以降低寄生的電阻電容值，再加上VDD判斷電路，我們的架構如圖四所示。其中Prechg為pre-charge電路，因為SRAM的工作有兩個階段：pre-charge階段與evaluation階段。
| 《圖三 基本SRAM讀出資料的時序圖 》 | CEN：Chip enable；WEN：Write enable；A[j]：Address；Q[j]：Data |
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| 《圖四 靜態隨機存取記憶體Critical 路徑架構圖》 |
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| 《圖五 靜態隨機存取記憶體Floor Plan示意圖》 |
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pre-charge與evaluation階段
由於記憶單元是一個雙輸出（入）之閂鎖電路，在pre-charge階段會把記憶單元兩端的bit line都充電至VDD。當進入evaluation階段時，記憶單元開啟，所存放的資料（0或1）開始扯開雙端的bit line，接著感測放大器（SA）放大這個差值，讓輸出電路將正端值邏輯值輸出。若為資料寫入，則資料亦是在evaluation階段時，輸入至記憶單元。讀出或寫入的路徑可以圖四的critical path來做模擬。圖五為SRAM佈局的整體計畫圖。
SRAM記憶單元的設計
傳統的記憶體單元是採用CMOS閂鎖架構，如圖六所示。BL表示正端bit line，BLB表示負端bit line，WL表示word line。
當WL開啟時，這個記憶單元被開啟，若此記憶單元儲存的值為零，即在MN2之汲極端為零，此時若為讀取動作。因為BL與BLB已被pre-charge至VDD，則BL端被往零的方向下拉，而BLB端不動，造成雙端bit line被扯開。
而要進行寫入動作，亦是扯開bit line，將值寫入此閂鎖電路中。因此這個由兩個反相器組合成的閂鎖電路，是記憶單元能否讀出及寫入的重要元件，但當VDD小於PMOS與NMOS的臨界電壓時，此反相器會變得極慢，導致靜態隨機存取記憶體效能變差。
我們的設計是採用PMOS端順向偏壓的方式，降低PMOS的臨界電壓，提昇整體記憶單元的效能，讓電路可以操作至0.5V尚有80MHz的速度，新的記憶單元如圖七、圖八所示。
SRAM電路設計詳要
位址解碼電路
靜態隨機存取記憶體是一個二維的陣列，因此當位址輸入時，這個位址資訊會被分為列位址（row address）與行位址（column address），分別輸入至列解碼電路（row decoder）與行解碼電路（column decoder）[3]；其中列解碼電路將位址解碼得到要開啟的word line，行解碼電路將位址解碼得到要開啟的bit line開關。我們解碼電路的設計是採用NAND結構的電路設計，如圖九所示。
| 《圖九 4轉16的行位址column decoder示意圖》 |
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為了提昇word line開啟的速度，我們採用動態邏輯的方式來實現，如圖十所示。
| 《圖十 使用Word line decoder 電路示意圖》 |
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感測放大電路
在SRAM陣列中，「資料讀取」操作、word line打開後，互補的bit line其中一條的電壓位準會輕微下降。為了降低存取時間，提昇記憶體效能，「讀取電路」必須偵測兩個互補bit line之間非常小的電壓差異，以及放大此差異，以製造一有效的邏輯輸出位準。一般而言，我們可以使用一個簡單的差動放大器來完成任務。但在高速或高密度的SRAM晶片中，二或三級的感測放大電路用來改善「讀取」速度。在此種感測放大電路中，第一級是類比的差動放大電路，而第二級則是快速的閂鎖電路。我們的設計如圖十一、圖十二所示。[4]
在evaluation時，第一級感測放大電路的控制訊號csa由低準位轉高準位，此電路將輸入的互補bit line電壓準位差放大並輸出至zl與zr兩訊號線，之後zl與zr再輸入至閂鎖放大電路，將此差值放大至VDD與GND位準，由ndo端點輸出。
要降低靜態隨機存取記憶體的存取時間，最重要的就是讀取資料輸出的路徑；在設計感測放大電路時，第一要考量的是能放大的最小輸入差值，第二要考慮的是將最小差值拉大至VDD-GND的時間。然而，還有一項因素會影響存取時間，就是在bit line上的寄生電阻電容，因此，若要設計高速的靜態隨機存取記憶體，每一條bit line看到的記憶單元，就不能多，大約是16、32或64個。
VDD偵測電路
我們將SRAM的操作區間分為VDD0.5V與0.5V
如圖十四所示，當VDD下降到0.5V時，VDD偵測電路會輸出訊號將PMOS的基體電壓拉到0V，造成基體順偏的效應，降低PMOS的臨界電壓。達成的方法如圖十三的電路，利用一複製電晶體並感測其臨界電壓，使其電壓降至大約0.5V利用電阻分壓開通電晶體，使得感測電路輸出為0V。
這個設計的重點在於電阻的製作，可單純的使用電阻。然而電阻值需要很大來降低漏電流；或使用電晶體來達成分壓的任務，可大幅減少面積的使用，同時達成低漏電流的需求。
輸出／輸入電路
SRAM的輸出／輸入電路都是由反相器電路所組成，這裡要注意的是不要把相位設計錯誤。我們的廣域VDD電路設計，必須考量與外界接軌的電壓，因此最保險的設計方法，即是讓輸出的訊號其電壓準位為VDD，如此便需透過level shifter來達成，相關設計如圖十五所示。
| 《圖十五 Level shifter示意圖；輸入訊號可由0.2V至1.2V皆可轉成輸出訊號準位為1.2V》 |
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此電路在輸入訊號準位為0.3V時可達最大速度為1MHz，在0.5V時可達400MHz。
模擬結果
SRAM之記憶單元在設計時要特別考量其低抗雜訊的能力，一般是看靜態雜訊極限（Static Noise Margin；SNM），圖十六是我們設計的記憶單元其SNM的模擬結果。
可看出在VDD為0.5V下，若沒有使用基體順偏（FBB）的技術，其SNM明顯比有使用的結果較差，表示此記憶單元較易受到讀寫時的雜訊干擾。
圖十七為VDD偵測電路的模擬結果。我們針對每一個製程條件去做模擬，設計的條件是希望限制VDD變化的範圍在0.45V～0.55V之間，因為在VDD＞0.55V時，使用基體順偏會造成P-N接面的漏電太大。
圖十八、圖十九為整體電路讀寫的模擬與實際測試統計結果，我們的設計可在VDD＝0.5V時達到80MHz的操作速度，是一個低電壓、高效能的SRAM電路設計。並驗證經由此設計技巧可提升電路在低電壓的工作效能。
| 《圖十八 在VDD＝0.5V條件下的整體模擬結果》 |
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圖二十是SRAM的晶片照相圖，此電路已經經過實際驗證證明其可行性。
結論
本研究設計所呈現的，是本部門發展廣域VDD操作的靜態隨機存取記憶體的研發成果，使用基體順偏的技術，實現在TSMC 0.13微米製程上，記憶體可以在廣域VDD（0.2V～1.2V）操作，其中在VDD=0.5V時能有80MHz的高效能操作表現。在未來的研究計畫中，我們更可應用許多低功率的技術，例如pulsed word line technology、self-timed design等，達到更高效能與低功率的設計。
（本文轉載於工研院系統晶片科技中心技術期刊第9期；作者繆俊偉2007年起服務於工研院系統晶片科技中心，專長為類比電路設計、記憶體電路設計、標準元件庫設計與參數萃取；蔡孟庭為工研院系統晶片科技中心／設計自動化技術組／電路設計部副工程師，專長為鎖相迴路設計與頻率合成器設計。E-mail：tmtkidd@itri.org.tw）
＜參考文獻：
[1] Betty Prince, “Semiconductor Memories-A Handbook of Design, Manufacture, and Application,” 2nd edition, Wiley Co.
[2] Kiyoo Itho, “VLSI Memory Chip Design”, 1st edition, Springer, 2001
[3] James S. Caravella, “A Low Voltage SRAM For Embedded Applications”, IEEE Journal of Solid-state circuits, Vol. 32, No. 3, 1997
[4] Teruo Seki, Eisaku Itoh, Chiaki Furukawa, Isamu Maeno, Tadashi Ozawa, Hiroyuki Sano and Noriyuki Suzuki, “A 6-ns 1-Mb CMOS SRAM with Latched Sense Amplifier”, IEEE Journal of Solid-State Circuits,Vol.28, No. 4, 1993.＞
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