模擬結果
（X軸：輸入抖動量；Y軸：輸出抖動量）
內建抖動測試架構中最重要的元件為抖動放大電路，因為其放大倍率將影響系統解析度以及穩定度，所以首要工作就是確保抖動放大電路操作特性。如圖十六即為抖動放大電路之模擬結果。當時脈抖動產生時，經由此電路可把時脈邊緣扯開，也就是增加相位誤差量。另外我們可利用不同輸入抖動量來觀測抖動放大電路之操作線性度，如圖十七所示。若所模擬出來的轉移曲線呈現相同斜率，代表此電路的放大倍率為一定值；但若曲線呈現出許多斜率，則可明顯觀察出放大倍率於不同輸入抖動時具有不同的放大倍率，所以我們便需針對製程漂移對電路影響作模擬分析。
| 《圖十七 放大倍率vs.製程漂移：（a）Load length；（b）Load width；（c）Diff. pair length；（d）Bias current》 |
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抖動放大電路分析結果
先前介紹過抖動放大電路是藉由電流充放電速度來達到抖動放大，因此負載以及電容量將決定抖動放大的程度，所以以下就針對四個關鍵點作分析，並模擬其轉移曲線圖。由圖十七所示，（a）～（d）分別為負載電晶體之length、負載電晶體之width、差動對電晶體之length和偏壓電流變異時之模擬。從中可以觀察出放大倍幾乎皆維持在固定的倍率，但在負載電容（length）與操作電流變化時對於系統有較大的偏移量，約40-ps。
不過以整體系統來看，因為採用的是放大抖動量來測試，再將結果除以倍率得到原始抖動量，所以雖然模擬看出放大後的抖動約有40-ps的變異，但除以放大倍率25以後其變異約為1.6-ps，此誤差量對於整體測試值幾乎可忽略不計。此外，圖十八為抖動放大電路操作於不同頻段的轉移曲線圖。從中可明顯發現，不論是在低頻或是高頻操作時，其皆具有近似的transfer curve，所以即驗證此抖動放大電路具有寬操作範圍以及線性抖動量放大之特性。因此由以上模擬可知，我們所提出之抖動放大架構將可運用在抖動測試系統中。
週期對週期抖動系統觀察
為了確保整體系統操作正確性，接著我們將實際輸入週期對週期抖動至系統中，藉此觀察其操作特性。而週期對週期抖動的產生方式，我們將採用訊號調變法來實現，如圖十九所示。其包含一個乾淨的參考時脈（input signal）、一個作為干擾源的調變訊號（modulating signal）和相位調變電路（phase modulator），藉由雜訊去改變理想時脈轉態點實現抖動產生。
而以電路面來看，其實相位調變電路就是可調整電源電壓的多級緩衝器。當一理想時脈進入緩衝器後，會有延遲產生，而延遲量和電源電壓有極大關連性。電壓越大延遲越小；反之電壓越小延遲就會越大。利用此關係，我們只要將抖動做為緩衝器電壓，就可以得到隨著抖動變化的時脈相位。
抖動數位化觀察
為了驗證此系統是否能正確地把輸入抖動數位化，因此我們也將利用兩種不同型態之抖動來驗證：一為正弦抖動、另一為振幅調變抖動。如圖二十和二十一所示的抖動量數位化之模擬結果。從中可以得知，相關系統可成功依輸入抖動型態運算出對應數位碼，我們只需將數位碼對照抖動表，即可得知輸入抖動量。
抖動測試準確度和測試時間關聯密切，在足夠測試樣本下才能確保所得數值具備公信力，在測試時就必須讓系統做長時間累計。我們將測試前述兩種型態之抖動分佈，此時系統會送出許多測試數值；而為了得知其真實抖動分佈的情況，因此我們累加所有抖動量分佈次數，其測試結果如圖二十二所示。
抖動數值對應分析
經過長時間運算後，在半週期正弦抖動部份，圖二十二左明顯可看出其為一高斯分佈，具有一個峰值，此值就落於正弦抖動的最大值上。而右圖振幅調變抖動之測試結果，則顯示雙峰之抖動分佈，且其雙峰的分佈量也不盡相同。這是因為振幅調變訊號每個峰值電壓不同，而不同的峰值會對應到不同的數位碼，所以在長時間抖動測試下才會出現此分佈情形。
藉由以上的說明可得知，我們所提出之抖動測系統不但可以成功量化抖動量，並可藉由長時間的分析，可進一步地得知抖動分佈型態，更可從中運算出抖動峰值、抖動均方根植、n倍sigma的抖動分佈量…等等。
所提出測試法之測試結果
利用寬頻抖動測試訊號
在量測環境的建構上，我們可分為兩個部份：一為針對抖動放大電路作測試，另一則為全系統測試。在先前架構說明中提到，我們所提出的測試架構是針對待測訊號之週期對週期抖動作測試，因此需要一延遲電路，將每個週期訊號與延遲一個週期時間之訊號萃取出來。但為了要驗證抖動放大電路操作特性，我們也需要一非常寬頻與寬範圍抖動測試訊號，因此採用圖二十三的測試法。
亦即我們利用兩台高頻訊號產生器，分別產生代表SUT與SUTd之待測時脈訊號，因為時脈已強制同步，所以若不改變任何參數時，SUT與SUTd之訊號將保持同相位。而為了測試抖動放大電路的放大特性，可藉由調整其中一台訊號產生器之延遲量，來仿造實際時脈抖動情形。
如圖中可以觀察出，若調整訊號產生器2的延遲量，可實現落後抖動分量；若調整訊號產生器1的延遲量，則可實現領前抖動分量，藉此調整將可達到寬抖動範圍之測試。此外因訊號產生器可產生大範圍頻率調整，所以也可進一步測試抖動放大器線性度。
分析測試過程
圖二十四為抖動放大電路測試環境示意圖，其輸入訊號為前述兩台訊號產生器所提供之訊號。於晶片中前端會先有預先放大器（pre-amplifier）將輸入轉換為方波，隨之送入脈波吞噬電路與抖動放大電路中。當抖動量經電路放大後，我們利用示波器來觀測輸出訊號間的相位差，再將輸出相位差（JACK-JARef）除以輸入相位差（SUT-SUTd），即可得到抖動放大電路之放大倍率。
此外當輸入訊號頻率改變時，可藉由調整S1和S0來選擇較為適當的脈波吞噬數；而若當抖動放大電路於製作時發生漂移，則可藉由調整外部電阻RExt進而改變電流量，以確保抖動放大量的準確性。因此由以上所述之方法，將可測試出抖動放大倍率之線性度（JitterIn vs. JitterOut）、操作頻寬（頻率 vs. 放大倍率）與放大倍率和脈波吞噬數間的關係。
抖動量測環境分析過程
另外圖二十五為抖動量測試系統之量測環境示意圖。其前端和圖二十四做法一致，但因抖動放大電路後接上時間-數位轉換電路，因此已將抖動量化成數位碼，所以我們藉由邏輯分析儀（Logic Analysis；LA）來運算即時輸出之數位碼；經一段有效時間運算後，再把邏輯分析儀所輸出之結果與輸入抖動量相比較，即可得知所提出之系統準確度。
| 《圖二十六 輸入抖動與輸出抖動之量測圖：隨著箭頭方向代表輸入抖動遞增》 |
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首先，我們將所提出的抖動放大電路，使其操作在不同輸入抖動量下，觀察放大倍率間的變化，如圖二十六所示。為了測試紀錄方便，我們採用6個測試pattern來驗證，也就是說利用6個不同的輸入抖動量送入抖動放大電路中，然後量測輸出抖動量，以繪出抖動放大曲線圖。此外為了驗證我們所提出的脈波吞噬觀念可修正放大線性度，所以也針對四個頻段做驗證。
抖動放大電路測試結果
圖二十七即為抖動放大電路測試結果。從圖中可觀察出，在低頻操作時，因為穩態區域足夠，所以其輸出抖動與輸入抖動比，與當初所設計的相距不遠。但隨著待測訊號頻率上升、穩態區間縮小，在不調整脈波吞噬數目的條件下，放大倍率會隨之縮小，甚至放大倍率消失，導致系統操作錯誤。以800-MHz的條件為例，此區段放大倍率已下降至約2倍左右，此時已完全無法彌補時間-數位轉換電路解析度不足的缺點。因此從此測試可觀察出，雖於各頻段內放大倍率皆可維持放大倍固定，但只要輸入訊號頻率一變化，就會造成放大倍率失真以至於會有誤判的情形。因此接下來將依前述的說明適當切換脈波吞噬數，來達到寬頻之放大倍率。
如圖二十八所示，在不同頻段操作下我們去改變脈波吞噬的數目，也就是切換S0、S1，讓抖動放大電路在不同頻段下皆具有足夠寬的穩態區間。此外也藉由調整外調電阻將抖動電路之放大倍率作些微的修正。圖中顯示經調整脈波吞噬數後，於數十MHz～1.6GHz附近其放大倍幾乎維持在25.5倍左右。但若超過1.6GHz後，因為tfn時間點慢慢靠近ts造成穩態電位的變化，所以放大倍率開始有些許改變。操作頻率繼續往上升，tfn點會等於或是超前ts，造成放大倍率急速下降，所以說此抖動放大電路的線性放大區為數十MHz~1.6GHz。在此必須說明因為線性區間可藉由改變脈波吞噬的數目來達成，因此若須操作在更高頻的運用上時，我們只需依造（2）式來實現即可。
時間-數位電路最佳解析度
除了抖動放大電路測試外，時間-數位轉換電路也關係到系統最佳解析度。因此也藉由調整輸入抖動量來觀察數位輸出碼，並測試多工式振盪器振盪頻率來回推解析度。如圖二十九所示，為了測試方便，我們將振盪頻率除以32來觀測，所以此時間-數位轉換電路的最佳解析度，為振盪週期除上32個相位（經內插後所得），亦即約為19-ps。
此外圖三十為輸入抖動量與數位輸出碼之對照圖。其顯示輸入抖動每增加19-ps數位碼也隨之增加，但量測曲線與理想曲線間相差約40-ps。此誤差量來自於振盪器之抖動。但以系統層面來看，我們只要將此誤差量扣除即可，因為其所關心的是每個數位碼間所代表的抖動量是否相同，因此我們將圖三十誤差量歸零後進行積分非線性誤差量（Integral Nonlinearity；INL）之分析，如圖三十一所示。此時間-數位轉換電路最大偏移量約為6-ps，即0.32LSB（1LSB=19-ps），其小於0.5LSB，所以可說對於系統操作時並不會帶來嚴重的錯誤。
得出系統解析度
確定了抖動放大電路與時間-數位轉換電路操作特性後，接著我們將可推得系統解析度。因為放大倍率A與延遲單元之延遲時間d的比例為25.5:19，所以在此條件下所能測到的最佳解析度即為19-ps/25.5=0.8-ps。同理可證，若在設計上將倍率提昇或是縮小延遲時間至其比例為1:2時，此將可把解析度進一步提升至0.5-ps。有鑑以上量測與模擬之結果，我們可以說此測試方法將可成功運用在wide range以及low jitter的內建時脈抖動測試架構中。
結語
在先前所列舉的五種傳統測試架構，不外乎是利用電路技巧來縮小延遲單元的延遲時間，以等效增加測試解析度。然而當測試速度上升或是抖動量來到sub-ps等級後，因電路與製程上之瓶頸，其所能量測的範圍皆會受到限制。
基於上述之原因，本文提出不同於傳統測試架構的測試策略。這是採用抖動放大的觀念，先針對待測訊號抖動量做先期放大，然後利用時間-數位轉換電路將抖動量化，再把得到的輸出數位碼除以放大倍率，即可還原出原本的週期對週期抖動量。此外為了讓此測試架構能操作在任何頻段下，因此還採用單擷取搭配脈波吞噬的測試方法，拉長抖動放大時的穩態時間，以得到固定放大倍率，進而減少因頻率變化所帶來的量測誤差。所以本文所提出方法相較於傳統測試方式，將具備寬頻操作、低抖動量測試、高解析度、成本低、受測試環境限制程度小等優點。最後其比較如表三所示。
(表三) 各種架構比較表
Technique |
Speed |
Resolution |
[01] |
240-MHz |
2000-ps |
[02] |
N.A. |
10-ps |
[03] |
125-MHz |
10-ps |
[04] |
625-MHz ~ 1-GHz |
70-ps |
[05] |
230-MHz |
19-ps |
This Work |
Max.freq.≒1.6-GHz |
< 1-ps |
（本文轉載自工研院系統晶片科技中心技術期刊第八期；作者李瑜和鄭乃楨為工研院系統晶片科技中心設計自動化技術組電路設計部副工程師，陳繼展為設計流程開發部經理）
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