高速類比至數位轉換器（ADC）是許多通訊和儀器應用的重要部分，相關應用囊括蜂巢式基地台、無線數據基礎設施設備、頻譜分析儀、軟體無線電、醫療診斷設備和RFID讀取器等。這些系統可能相當複雜，其具備低雜訊類比訊號處理和高速數位電路的組合，且經常位於同一板面上。而在類比與數位相遇之處，亦即ADC –則是其關鍵點，其對任一領域之相關問題都是很敏感的。本文將著重於相關測試和應用高速ADC之議題，同時也將提供相關技巧，讓您了解如何系統化地進行應用測試。

先取得參考板

每項應用均具備自身對於動態範圍、頻寬、輸入頻率和取樣率等需求，而其它同等重要的參數，則包含了電源需求及數位介面類型（LVDS、單端CMOS和CMOS訊號輸出電壓位準）。這些要求縮小了對ADC的選擇範圍，而下一個步驟，便是在平台上評估ADC。

ADC製造商應提供一個良好的參考板。例如，所有凌力爾特的ADC均擁有經廣泛測試，以符合、甚至超越產品規格的參考板，參考板至為重要的原因有二：首先，對於許多已經完成決定的重大佈局，只需使用參考板作為佈局模型即可達到產品型錄水準（或更佳）。其次，當測試ADC時，任何建議效能遠低於、遠高於產品型錄規格的測試結果，通常意味著此測試本身是有問題的，某些測試問題是難解的，而避免或解決這些問題的方法，則如下所述。

基本測試設定

當取得參考板時，請再次確認其已通電，並符合您的產品型錄規格。 測試條件包括取樣率(通常是零件的最高額定)和輸入頻率。其需要二個訊號產生器以進行基本測試，包括訊號雜訊比（SNR）、總諧波失真（THD）以及結合上述之 SINAD，其為典型計算ADC可達成「有效位元數」之值。根據可利用的訊號產生器，此類比輸入將需要窄頻濾波器，如TTE Model Q70T-25M-15P-50-720B （針對25MHz輸入測試頻率）。大多數RF訊號產生器均擁有正弦輸出，但THD可能居1％ （- 40dB）之位。為有效地評估ADC，訊號來源必須擁有比ADC自身更低的THD。若以資料表作為指南，如果ADC THD規格是-80dB，而產生器的規格是-40dB，則產生器後必須接著可減弱產生器第二諧波至少40dB的濾波器，因為其它諧波符合產生器之THD規格，如此將可提供一個保守估計。

失真在時脈輸入上較不重要，實際上，許多ADC接受方波輸入。然而，窄頻濾波器降低了寬頻相位雜訊，其反而允許被測量的SNR趨近ADC可勝任的真實SNR。抖動是相位雜訊的積分，而抖動和最大值SNR間的基本關係為

《公式一》

在此，f 是類比輸入頻率，而tj 是描述於秒RMS（均方根）的取樣時脈抖動。 限制SNR的許多其他變因來自於ADC，包括量化雜訊、電子雜訊和ADC自身的內部抖動，您所控制的唯一變因為時脈抖動。

通常，時脈訊號來源和訊號產生器具有未特定或不指定的相位雜訊，而時脈訊號通過的任何元件，則具有增加抖動的潛力。此外，對於終端應用而言，特定的抖動或相位雜訊方式可能並不實用。參考板是驗證時脈來源規格的最佳方式，而其對您的應用而言是足夠的；它甚至比抖動分析設備更好，因為其對於時脈來源如何影響ADC效能提供了一個明確的展示。

用於測試訊號的最差頻率

當選擇取樣率和輸入頻率時，產品型錄測試條件通常是一個好起點，如果沒有適當的濾波器或產生器，這是不可能達成的，同樣的，ADC也應在與這些終端應用盡可能相近的條件下被測試。然而，有一個情況是不適宜進行任何ADC測試的，這是當類比輸入之測試頻率（F1）為取樣率（Fs）的? 、或任何其他頻率之偏差為取樣率? 時(Fs * (2N+1)/4， N=0，1，2，3…)， 這會將基頻置於FFT頻譜圖的中心 – 乍聽之下像是個好主意－但請注意，所有諧波將落入三個定點之一 － DC，其位於基頻頂端，實際上的Fs/2! 因此，要從奇次諧波分出基頻是不可能的，而使任何THD計算變得不具意義。此外，如果輸入過度驅動，大奇次諧波將使其只加至基頻，如此使得SNR和THD測量顯得越來越佳，因為輸入過度驅動情況越來越多。 圖一為16位元LTC2208 ADC數據之8192點FFT，其取樣率為100Msps，而輸入頻率正是25MHz。在此可見無失真零組件，且95.9dB SNR遠優於此零件的典型77.6dB SNR，這似乎好得不夠真實。 如果有任何環節是錯誤的，唯一的暗示是基頻的高度大於0dB，而由原始資料的檢查顯示，最小值和最大值的編碼是ADC所能產生的最小值和最大值。圖二顯示當輸入頻率被移至稍高於25.2MHz時的真實結果。

《圖一　用於評估 ADC的最差頻率　F1=25MHz THD=N/A　fs=100MHz　SFDR=N/A　SNR=95.92dB*　Flor=-138.06dBFS》

《圖二　輸入頻率小幅高於 Fs/2 F1= 25.2MHz THD=-16.08dB fs=100MHz SFDR=16.08dB SNR=41.40dB Flor=-85.16dBFS》

實例說明

圖三顯示LTC2208輸出數據的8192點FFT。二個HP8642A RF產生器直接提供時脈輸入及類比輸入訊號而無濾波。很明顯的，這並不符合產品型錄規格，然而，這還不到尋求ADC製造商協助的時候。圖四顯示於輸入加入之TTE Q70T-25M-15P-50-720B濾波器，使失真降至一看似合理的位準。此於基頻可見的「skirt」為濾波器的通帶，並明顯地顯示訊號產生器的另一產物，亦即寬頻雜訊。如果其只是總頻譜的一小部分，並且，如果雜訊基準的其餘部分相對平坦，此雜訊可從SNR計算安全地被排除。凌力爾特的評估軟體可在此區域遮蓋雜訊（如紅色所示），被遮蓋的區域由雜訊基準剩下的平均取代，以進行SNR及SIND計算。

《圖三　無濾波之時脈，無濾波之輸入 F1= 24.999389648MHz THD=-40.19dB fs=135MHz SFDR=40.41dB SNR=59.03dB Flor=-108.18dBFS》

《圖四　加至類比輸入之濾波器 F1=24.999389648MHz THD=-96.82dB fs=135MHz SFDR=98.05dB SNR=72.04dB Flor=-121.24dBFS》

圖五包括一加至時脈輸入的TTE KC7T-135M-5P-50-720B帶通濾波器，其大幅改善了SNR。此輸入濾波器通帶更為顯著，並且有更大的區域從SNR計算中被掩蓋。此測試接近產品型錄數字，但於工作執行時具有另一個影響。此ADC的直接取樣前端於每次取樣時會產生一個小突波電流，這在來源僅為純粹電阻且其值低於100歐姆時並不構成問題，然而，窄頻濾波器具有非常高的Q值，並會在通帶外側反應，因此，其以「共鳴」響應取樣突波而產生失真。圖六表示一100MHz吸收式低通濾波器，其於高頻率時展現對ADC的50歐姆阻抗，如此可防止在濾波器中的共鳴，並降低6dB的THD，同時允許測試設定能達到全效能。此吸收式過濾器架構如圖七所示。

《圖五　加至時脈之濾波器 F1=24.999389648MHz THD=-97.52dB fs=135MHz SFDR=98.45dB SNR=77.37dB Flor=-125.63dBFS》

《圖六　加至輸入的吸收式低通濾波器 F1= 24.999389648MHz THD=-103.54dB fs=135MHz SFDR=105.88dB SNR=77.41dB Flor=-125.58dBFS》

《圖七　吸收式低通濾波器架構》

這只是概略說明可能測試的輪廓，其可被用來針對特定應用為ADC進行特徵描繪。 另一項實用的量測，是一個two-tone互調測試，其可量測ADC同步處理多重訊號的能力。此測試的延伸，是相鄰頻率功率比（Adjacent Channel Power Ratio）或相鄰頻率洩漏比（Adjacent Channel Leakage Ratio），其中，測試訊號為假亂數訊號的一個頻段。

在新設計中整合ADC

透過ADC參考板的確認效能，下一個步驟是將其整合於新設計中。 儘管對於高速ADC而言，終端應用具有高度差異性，但仍有些設計原則是普遍通用的。 首先，儘可能接近地複製參考板佈局，並特別留意旁路電容、參考補償電容、接地面的擺置、以及轉換時脈、輸入訊號和數據線的分隔。 轉換時脈必須被視為一個類比訊號，即使其可能出現方波。 此外，轉換時脈通過的所有邏輯元件必須被視為類比零組件。 如果以FPGA或DSP來作為時脈分割器，分割的訊號需以一個由低抖動來源所記錄的正反器(flip-flop)重新計時，此重新計時正反器為一類比零組件，並且須由一乾淨、類比之電源來驅動。

最後，請加入某些特性以使測試及偵錯變得更容易。例如，將類比訊號路徑分割為幾小部分以注入測試訊號。同樣的，也請納入在無數位訊號處理情況下從ADC直接擷取一組資料的能力。通信基礎設施板可能永遠不會發現任何如單一正弦波般簡單的訊號，但以產品型錄所指定的相同方法測試ADC，對於找出可能發生的問題將是很有助益的。

--作者Mark Thoren為淩力爾特應用設計經理、Clarence Mayott及Derek Redmayne為應用工程師