REAN-CHIP QoS方塊特性
QoS方塊屬於可能實現REAN-CHIP功能特徵，亦即與軟體一樣特性的高自由度關鍵性元件。
QoS方塊根據輸入的工作資訊進行佇列選擇，再將選取的工作資訊輸入至佇列，此時會針對搜尋方塊判定成廢棄的封包進行工作資訊複製，針對WRED、釋義處理、多重播放封包的工作資訊進行複製。相關不需要的工作資訊，會將該封包的收容位置通知記憶控制部，藉此與不需要的封包資料連動。
各佇列儲存工作資訊採取先進先出（First-In First-Out；FIFO）的緩緩器，各WAN/LAN/CPU出口備妥的排程器，會選擇各佇列等待輸出的工作資訊，檢測時序之後便輸出至記憶控制部。
封包傳輸過程
有關記憶控制部被當作工作資訊輸入的封包，從DDR-SDRAM讀取封包資料時會被當作工作資訊輸入至框架產生部，框架產生部根據工作資訊進行封包資料的加工。
從WAN埠傳來的封包輸入至Ipsec方塊；從LAN埠傳來的Ipsec方塊輸入至LAN端的MAC方塊；從CPU轉送過來的封包則輸入至CPU介面。Ipsec方塊根據封包的工作資訊判定有無Ipsec處理對象，有處理對象時進行認證資料賦予、編碼處理與IPv6 ESP的包囊化，處理對象以外的場合則直接通過接著再輸入至MAC方塊，MAC方塊進行賦予CRC資料等MAC終端處理之後，將封包當作乙太網框架送訊。
圖一是搜尋方塊內部結構，即使同時連續接收WAN/LAN最短封包時，它是利用搜尋方塊對所有封包完成搜尋，搜尋方塊依照下列順序：
- ●介面有20個進入；
- ●NAT網路位址轉譯器（Network Address Transfer；NAT）有8個進入；
- ●通訊埠轉換（Network Address Port Translation；NAPT）有8個進入；
- ●分類有256個進入；
- ●片段有16個進入。
由圖一可知，搜尋表單中有關具備256個進入的NAPT、路徑、分類，其能夠在 時脈的行程，進行2個進入的判定，再將比較電路6並聯化，作最大封包的同時搜尋，透過該結構線速率的搜索，能夠達成3Mbps封包的要求。
上述結構表單未並聯化，只需將比較電路並聯化，結構表單與比較電路全部並聯化的情況比較，可以使REAN-CHIP內建的記憶容量縮小2/3。
重要的QoS方塊功能
圖二是QoS方塊內部結構，由圖可知例外性的封包處理在硬體化電路擴大的同時，卻無法獲得大幅性能提升，因此在REAN-CHIP內將這些封包轉送到CPU進行軟體處理，此時即使是利用CPU可以處理的封包量，超過CPU處理能力的封包仍然有被轉送之虞，基於任何狀況下也要能發揮重要封包處理功能的考量，REAN-CHIP便設有CPU轉送用QoS電路。
根據設定作等級分類之外，有關被判定成異常的封包轉送至CPU，同樣能夠針對它的要因作等級分類。
在QoS方塊使用者根據享受的服務特性，要求能夠任意變更結構，此時利用硬體可以實現與軟體一樣具備高自由度的QoS，研究人員可開發全新的程序排程器，該程序排程器的電路具有變更複數的4輸入程序排程器組合切換電路，各4輸入程序排程器可以選擇優先佇列（Priority Queue；PQ）加權的動態排程機制（WFQ）以及輸出時的塑型，如此一來，例如PO與WFQ構成的排程、或是針對複數等級、合計頻寬的上限設定等等，可作各種應用，且由於它是利用硬體達成，不需仰賴處理量還能夠保持高精度。
表一是REAN-CHIP的封包例外處理功能一覽表；圖三是REAN-WARE的基本架構；表二是REAN-WARW的表單管理功能一覽表；圖四是REAN-CHIP的評鑑電路板的實際外觀；圖五是REAN-CHIP評鑑電路板的基本架構；圖六是REAN-CHIP的動作範例。
| 《表一 REAN-CHIP的封包例外處理功能一覽表》 - BigPic:903x500 |
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| 《表二 REAN-WARW的表單管理功能一覽表》 - BigPic:771x636 |
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| 《圖五 REAN-CHIP評鑑電路板基本架構示意圖》 |
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結語
以上介紹NWA用具備 處理能力的網路通訊用微處理器REAN-CHIP。
IP是建構網路通訊的基礎，隨著網路通訊的高速及大容量趨勢，利用不穩定的窄域頻寬，進行聲音與動態影像通訊時，IP經常受到無法負荷的問題。
尤其是面對ADSL以及FTTH等次世代新型存取網頻域的拓展，傳統配接器NWA無法充分發揮FTTH超頻寬特性。因此業者開發次世代網路通訊用ASIC REAN-CHIP，可取代大部份的CPU封包處理作業，獲得 的處理效果，加上REAN-CHIP專用硬體化的結果，使得REAN-CHIP的處理效率不但可凌駕傳統CPU，同時還能夠達成低消費電力雙重目標，一般認為未來REAN-CHIP可望逐漸取代傳統的NWA而成為市場主流。
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